projeto_1

--  Porta lógica AND descrita em VHDL
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--  Duas entradas: a e b
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--  Uma saida: o


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    library IEEE;                       -- Indica utiliza as bibliotecas do Instuto de Engenheiros Elétricos e Eletrônicos
    use IEEE.std_logic_1164.all;    -- Utiliza a biblioteca padrão 1164


    entity projeto_1 is port            -- Declaraçao da entidade
    (
      a :  in  std_logic;               -- entrada digital a
      b :  in  std_logic;               -- entrada digital b
      o :  out std_logic                -- saída digital ox

    );
    end projeto_1;                          -- final da declaraçao da entidade

    -- início da arquitetura
    architecture hardware of projeto_1 is
    begin                                   -- inicia o hardware

    o <= a AND b;                       -- saida o recebe a operaçao lógica E com b

    end hardware;                       -- final do hardware