Guest User

Untitled

a guest
Oct 22nd, 2017
83
0
Never
Not a member of Pastebin yet? Sign Up, it unlocks many cool features!
VHDL 0.77 KB | None | 0 0
  1. LIBRARY ieee;
  2. USE ieee.std_logic_1164.all;
  3. ENTITY Circuito_Sincronizador IS
  4.     PORT(
  5.             CLK, KEY: IN STD_LOGIC;
  6.             KEYs: OUT STD_LOGIC;
  7.         );
  8. END Circuito_Sincronizador;
  9.  
  10. ARCHITECTURE Comportamento OF Circuito_Sincronizador IS
  11.     TYPE type_state IS (E0, E1, E2);
  12.     SIGNAL Estado: type_state;
  13. BEGIN
  14.     PROCESS (CLK)
  15.     BEGIN
  16.         IF (CLK'event and CLK='1') THEN
  17.             CASE Estado IS
  18.                 WHEN E0 =>
  19.                     IF (KEY='0') THEN
  20.                         Estado <= E1;
  21.                         KEYs<='1';
  22.                     ELSE
  23.                         Estado <= E0;
  24.                 WHEN E1 =>
  25.                     IF (KEY='0') THEN
  26.                         Estado <= E2;
  27.                         KEYs<='0'
  28.                     ELSE
  29.                         Estado <= E0;
  30.                 WHEN E2 =>
  31.                     IF (KEY='0') THEN
  32.                         Estado <= E2;
  33.                         KEYs<='1'
  34.                     ELSE
  35.                         Estado <= E0;
  36.             END CASE;
  37.         END IF;
  38.     END PROCESS;
  39. END Comportamento;
Add Comment
Please, Sign In to add comment