CL porta AND

library IEEE;
use IEEE.std_logic_1164.all; -- biblioteca do IEEE


    entity Antonio_1 is port -- a entidade deve ter o mesmo nome do projeto criado
        (
            A : in std_logic; -- entrada digital A
            B : in std_logic; -- entrada digital B
            O : out std_logic -- saida digital O
        );
    end Antonio_1;


        architecture hardware of Antonio_1 is -- eh descricao do circuito que nesse caso eh a porta 1

        begin -- inicia a descricao do programa
                -- o sinal de menor igual é uma atribuicao em VHDL
            O <= A AND B; -- saida O recebe a operacao logica A com B
        end hardware; -- final da implementacao