entity sc_4b_ula is
    port
    (
        x,y     : in std_logic_vector(3 downto 0);          --sinais de entrada
        ei      : in std_logic_vector(3 downto 0);
        s       : out std_logic_vector(3 downto 0);
        zs      : out std_logic
    );
end sc_4b_ula;

architecture estrutural of sc_4b_ula is -- declaração estrutural da entidade "sc"

signal vi   : std_logic_vector(3 downto 1);     -- declaração dos sinais para interligação

component somador_completo port(
    a,b,ci  :   in std_logic;
    s,co    :   out std_logic);
end component somador_completo;

begin
    sc0: somador_completo port map(x(0), y(0), ei(0), s(0), vi(1));
    sc1: somador_completo port map(x(1), y(1), ei(1) or vi(1), s(1), vi(2));
    sc2: somador_completo port map(x(2), y(2), ei(2) or vi(2), s(2), vi(3));
    sc3: somador_completo port map(x(3), y(3), ei(3) or vi(3), s(3), zs);

end estrutural;