Advertisement
Guest User

Untitled

a guest
Jan 22nd, 2019
76
0
Never
Not a member of Pastebin yet? Sign Up, it unlocks many cool features!
VHDL 1.17 KB | None | 0 0
  1. library IEEE;
  2. use IEEE.STD_LOGIC_1164.ALL;
  3.  
  4. entity hex_decoder is
  5.     Port ( number_in : in  STD_LOGIC_VECTOR(3 DOWNTO 0);
  6.            segment_out : out  STD_LOGIC_VECTOR (7 downto 0)
  7.               );
  8. end hex_decoder;
  9.  
  10. architecture Behavioral of hex_decoder is
  11.  
  12. begin
  13.  
  14.     --TO DO 1
  15.     --Dovršiti linije 17 do 31 kako bi se postigla željena funkcionalnost dekodera
  16.     segment_out <=      "00000011"  WHEN    number_in = "0000" ELSE --0
  17.                         "10011111"  WHEN    number_in = "0001" ELSE --1
  18.                         "00100101"  WHEN    number_in = "0010" ELSE --2
  19.                         "00001101"  WHEN    number_in = "0011" ELSE --3
  20.                         "10011001"  WHEN    number_in = "0100" ELSE --4
  21.                         "01001001"  WHEN    number_in = "0101" ELSE --5
  22.                         "01000001"  WHEN    number_in = "0110" ELSE --6
  23.                         "00011111"  WHEN    number_in = "0111" ELSE --7
  24.                         "00000001"  WHEN    number_in = "1000" ELSE --8
  25.                         "00001001"  WHEN    number_in = "1001" ELSE --9
  26.                         "00010001"  WHEN    number_in = "1010" ELSE --A
  27.                         "11000001"  WHEN    number_in = "1011" ELSE --B
  28.                         "01100011"  WHEN    number_in = "1100" ELSE --C
  29.                         "10000101"  WHEN    number_in = "1101" ELSE --D
  30.                         "01100001"  WHEN    number_in = "1110" ELSE --E
  31.                         "01110001";                             --F
  32.  
  33. end Behavioral;
Advertisement
Add Comment
Please, Sign In to add comment
Advertisement