Advertisement
Guest User

Untitled

a guest
Jun 28th, 2018
232
0
Never
Not a member of Pastebin yet? Sign Up, it unlocks many cool features!
VHDL 0.47 KB | None | 0 0
  1. library IEEE;
  2. use IEEE.STD_LOGIC_1164.all;
  3.  
  4. ------------------------------------------------------------
  5. entity cw09z1_df1 is
  6.    port (x : in  std_logic_vector (1 to 5);
  7.          y : out  std_logic);
  8. end cw09z1_df1;
  9.  
  10. ------------------------------------------------------------
  11. -- architektura df1 (przepływowa typu DataFlow)
  12. -- opis za pomocą wyrażenia logicznego (MPD funkcji f5)
  13. -- z wykorzystaniem instrukcji przypisania i operatorów logicznych
  14. -- wersja v2
Advertisement
Add Comment
Please, Sign In to add comment
Advertisement