lab1_vhdl

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity d_trigger is
-- Порты
port (
    C : in STD_LOGIC;
    D : in STD_LOGIC;
    Q : out STD_LOGIC;
    nQ : out STD_LOGIC:
);
end d_trigger;

architecture Behavioral of d_trigger is

begin
-- Процесс
    process (C) begin
-- По переднему фронту сигнала с порта C
    if (C='1' and C'event) then
-- Меняем значение выходного порта Q на значение входного порта D
        Q <= D;
-- Меняем значение выходного порта nQ на противоположное значение входного порта D
        nQ <= not D;
    end if;
    end process;
end Behavioral;