Advertisement
Prin_Di

lab1_vhdl

May 3rd, 2022
625
Never
Not a member of Pastebin yet? Sign Up, it unlocks many cool features!
  1. library IEEE;
  2. use IEEE.STD_LOGIC_1164.ALL;
  3.  
  4. entity d_trigger is
  5. -- Порты
  6. port (
  7.     C : in STD_LOGIC;
  8.     D : in STD_LOGIC;
  9.     Q : out STD_LOGIC;
  10.     nQ : out STD_LOGIC:
  11. );
  12. end d_trigger;
  13.  
  14. architecture Behavioral of d_trigger is
  15.  
  16. begin
  17. -- Процесс
  18.     process (C) begin
  19. -- По переднему фронту сигнала с порта C
  20.     if (C='1' and C'event) then
  21. -- Меняем значение выходного порта Q на значение входного порта D
  22.         Q <= D;
  23. -- Меняем значение выходного порта nQ на противоположное значение входного порта D
  24.         nQ <= not D;
  25.     end if;
  26.     end process;
  27. end Behavioral;
  28.  
Advertisement
RAW Paste Data Copied
Advertisement