CL porta OR

library IEEE;
use IEEE.std_logic_1164.all; -- biblioteca do IEEE


    entity Antonio_1 is port -- a entidade deve ter o mesmo nome do projeto criado
        (
            A : in std_logic; -- entrada digital A
            B : in std_logic; -- entrada digital B
            C : in std_logic; -- entrada digital C
            O : out std_logic -- saida digital O
        );
    end Antonio_1;


        architecture hardware of Antonio_1 is -- eh descricao do circuito que nesse caso eh a porta 1

        signal OR1 : std_logic;
        signal OR2 : std_logic;
        signal OR3 : std_logic;

        begin -- inicia a descricao do programa

            O <= (OR1 or OR2 or OR3);

            OR1 <= (not A) and (not B);
            OR2 <= (not B) and (not C);
            OR3 <= A and (not C);

        end hardware; -- final da implementacao