20.12.2017r.

Układy Elektroniczne i Technika Pomiarowa
Wykład 7.

------------------------------------------

Pamięci typu DRAM posiadają inne sygnały kontrolne niż pamięci SRAM
- wymagają tylko połowę wejściowych linii adresowych
- zastąpienie CS poprzes sygnał RAS (Row Address Strobe) i CAS (Column Address Strobe) (bardzo silne ograniczenie w przebiegach czasowych)
- separowanie wejścia i wyjścia danych (typowo)

Adresowanie pamięci dynamicznej odbywa się w dwóch taktach:
1 takt - na wejście adresowe podaje się adres wiersza i opadające zbocze sygnału RAS wpisuje go do rejestru bufora adresowego wierszy
2 takt - na wejście adresowe podaje się adres kolumny i opadające zbocze sygnału CAS wpisuje go do rejestru bufora adresowego kolumny, otwiera się dostęp do danej komórki
Stan wejść R/W określa czy to jest cykl zapisu czy odczytu.

Pamięć DRAM jest ulotna
Odczyt jest niszczący - po odczycie informacja ginie, należy zapisać ją od nowa.

Poprawa szybkości działania asynchronicznych
Poprawa szybkości działania pamięci szła w 3 kierunkach:
a) zwiększenie liczby bitów dostępnych w trakcie jednego odwołania
 a1) przy zachowaniu 1-bitowej szerokości portu we/wy otrzymywano 4 bity danych wyjściowych przy każdym odwołaniu
 a2) zwiększenie szerokości bufora wyjściowego
b) uzyskanie szybkiego dostępu do informacji znajdującej się we wzmacniaczach odczytu - specjalne tryby dostępu do pamięci
c) na takim podziale danych, aby umożliwić wyeliminowanie pewnych operacji dla określonych sekwencji działań

ad. a1)
Sekwencyjny tryb półbajtowy (nibble mode)
Pierwszy bit otrzymany jest w sposób klasyczny, następnie trzy bity są otrzymywane kolejno przez przełączanie sygnału CAS, podczas gdy sygnał RAS pozostaje w stanie
niskim.
Czas dostępu do ostatnich trzech bitów jest znacznie krótszy, ponieważ wyeliminowano wszystkie czasu ustawiania i podtrzymywania adresu.
Obecnie (...)

ad. a2)
Szerokie wejście/wyjście
Podczas cyklu odczytu aktywne są wszystkie banki wzmacniaczy odczytu.
Kiedy dekoder kolumny (...)
Wada:
Kilka przełączonych jednocześnie portów pobiera wystarczająco duży prąd (...)
Układy wolniejsze
Przez wiele lat ten czynnik ograniczał liczbę linii we/wy do 4.
x2 DRAM, x4 DRAM, x8 DRAM

ad. b)
Specjalne tryby dostępu do pamięci
Opracowano szereg trybów dostępu do zawartości wzmacniaczy odczytu:
1) tryb stronicowy - Page Mode (PM)
2) szybki tryb stronicowy - Fast Page Mode (FPM)
3) szybki tryb stronicowy z rozszerzonym wprowadzaniem danych - Extended Data Out (EDO) lub Hyperpage
4) tryb pakietowy EDO - Burst EDO
5) potokowy tryb pakietowy EDO - Pipeline Burst EDO

ad. b1)
Tryb stronicowy - Page Mode
W trybie tym inicjowanie dostępu następuje po zapamiętaniu adresu wiersza. Adres ten jest ciągle aktywny - cała "strona" danych jest dostępna na wyjściach wzmacniaczy
odczytu. Nowe adresu kolumn są kolejno wprowadzane sygnałem CAS, dzięki czemu osiąga się szybki dostęp do strony danych.
Wady:
- dane muszą być tak rozmieszczone, aby potrzebna informacja była na adresowanej stronie - nie ma pożytku jeśli dane są rozrzuczone dowolnie po całej pamięci
- nadaje się do zastosowań graficznych
Udoskonalono i powstał tryb FPM

ad. b2)
Różnica pomiędzy trybem FPM a PM polega, że w PM adres kolumny jest wprowadzany opadającym zboczem sygnału CAS, zatem czas trwania cyklu w trybie stronicowym obejmuje
także czas ustawiania adresu kolumny.
W wersji szybkiej bufory adresu kolumny są uaktywniane przez opadające zbocze sygnału RAS i pozostają otwarte. Stąd też ustawianie adresu kolumny rozpoczyna się w
chwili pojawienia się ważnego adresu kolumny - nie trzeba czekać aż sygnał CAS przejdzie do stanu niskiego. Mniejszy pobór mocy.
Narastające zbocze sygnału CAS wyłącza bufory wyjściowe.
Stosowana w 386 i 486 do częstotliwości taktowania magistrali 66MHz.

ad. b3)
Szybki tryb stronicowy z rozszerzonym wprowadzaniem danych - Extended Data Out - EDO
Innowacja w trybie EDO polega na takiej zmianie ścieżki danych wyjściowych, aby narastające zbocze sygnału CAS nie powodowało wyłączenia buforów wyjściowych (nie
blokowało wyjścia) - dane dłużej utrzymują się na wyjściu.
Z punktu widzenia systemu tryb EDO pozwala ukryć regenerację kolumn podczas zatrzaskiwania danych wyjściowych.
Potrzebny krótszy cykl maszynowy systemu stosującego tryb EDO

ad. b4)
Tryb pakietowy EDO - Burst EDO
Łącząc tryb pakietowy z trybem EDO, można otrzymać dane bez potrzeby generowania nowego adresu przy każdym kolejnym dostępie.
Ogólnie eliminuje się czas ustawiania adresu podanego z zewnątrz pamięci. Adres kolumny jest generowany wewnętrznie przez licznik inkrementacji adresu.
Tryb pakietowy BEDO działa jak kombinacja trybu EDO z sekwencyjnym trybem półbajtowym.
Cykl pakietowy wynosi 15 nsek, 20 nsek [50 MHz i 60 MHz].

ad. b5)
Potokowy tryb paketowy EDO - Pipeline Burst EDO
Jest to odmiana trybu pakietowego EDO. Pakiet skrócono tu z pełnej storny do 4 lub 8 bitów. Unika się dodatkowych opóźnień przy wprowadzaniu zewnętrznego adresu dla
każdego pakietu.
Może być stosowany do około 66MHz

Podsumowanie możliwości pracy pamięci asynchronicznych
Read - ~8MHz
FPage - ~20MHz
HPage - ~30MHz
BEDO - ~50MHz
PBEDO - ~60MHz
Z punktu widzenia systemu ważna jest szybkość z jaką można otrzymywać dane.
Ponieważ w większości systemów magistrale danych mają co najmniej 64 bity, to przedstawione pamięci dynamiczne mogą pracować w systemi z wydajnością 500MB/s.
Większą wydajność można otrzymać tylko w systemach synchronicznych.
100MHz jest już domeną pamięci synchronicznych.
Pojawiły się nowe rozwiązania.

Szybkie pamięci dynamiczne
Nowe rozwiązania:
a) uzupełnienie pamięci o synchroniczny interfejs - SDRAM
b) technika przeplatania niezależnych banków w obrębie struktury
c) scalenie pamięci podręcznej z pamięcią dynamiczną - układy CDRAM, które mają matryce pamięci statycznej i dynamicznej umieszczone w jednej strukturze półprzewodnikowej
(Enhanced DRAM - EDRAM)
d) pamięci z protokołem umożliwiającym szybki dostęp do pakietów danych - pamięci firmy RAMBUS i RAMLINK

ad. a)
Pamięci synchroniczne - Synchronous DRAM
Mikroprocesor sterował pamięciami dynamicznymi w sposób asynchroniczny.
Mikroprocesor musiał czekać, aż pamięć wykona różne wewnętrzne operacje:
- regenerację linii
- dekodowanie adresów
- odczyt danych z komórki
- skierowanie danych z zewnątrz poprzez bufory wyjściowe
Powstaje stan oczekiwania w trakcie którego mikroprocesor czeka na odpowiedź pamięci - spowalnia to działanie systemu.
Działanie systemu można przyspieszyć używając do sterowania zegara systemu.
Synchronizowanie wejść pamięci dynamicznej upraszcza sprawę z punktu widzenia układów zewnętrznych, gdyż wszystkie sygnały, adresy i dane mogą być zatrzaśnięte jednocześnie
Mikroprocesor nie musi nadzorować takich parametrów jak:
- czas ustawienia
- czas podtrzymywania
Odczyt jest łatwiejszy, ponieważ wiadomo, wk tórym takcie zegara dane pojawią się na wyjściu.

//Wykład Bruce Jacob ENEE 359a (...)

SDRAM latency
tCAS - liczba cykli zegara potrzebna do dostępu do określonej kolumny danych w SDRAM. Opóźnienie CAS, często jest określane jako tCL
tRCD (RAS to CAS Delay) - liczba cykli zegara potrzebna pomiędzy sygnałem RAS i CAS. Jest to czas potrzebny do zdefiniowania przez komputer wiersza i kolumny w danym
bloku pamięci i wykonanie aktualnego odczytu bądź zapisu do danej komórki.
tRP (RAS Precharge) - liczba cykli zegara potrzebna do zakończzenia dostępu do otwartego wiersza pamięci i odtworzenia dostępu do następnego wiersza.
tRAS - minimalna (...)

//http://en.wikipedia.org/wiki/SDRAM_latency
//chyba nie będzie na sprawdzianie

Pamięci synchroniczne - Synchronous DRAM lub SDR DRAM
Single Data Rate Synchronous Dynamic Random Access Memory
Pracują one w czterech prędkościach:
66 MHz = przepustowość 533 MB/s, czas dostępu 15-12 ns
100 MHz = przepustowość 800 MB/s, czas dostępu 10-8 ns
133 MHz = 1067 MB/s, czas dostępu 7.5 ns
142 MHz = przepusowość 1133 MB/s, czas dostępu 7 ns
166 MHz = czas dostępu 6 ns

Kolejne generacje (mniej więcej x2):
- zwiększenie częstotliwości pracy
- zmniejszenie napięcia zasilania
- zwiększenie gęstości upakowania

DDR1 SDRAM (Double Data Rate Synchronous Dynamic Random Access Memory)
Produkcję rozpoczęto w 1999 roku
Jest ona modyfikacją dotychczas stosowanej pamięci SDRAM. W pamięci typu DDR SDRAM dane przesyłane są w czasie trwania zarówno rosnącego jak i opadającego zbocza
zegara, przez co uzyskana została dwa razy większa przepustowość niż w przypadku konwencjonalnej SDRAM typu PC-100 i PC-133.
Napięcie zasilania 2,5 V, a nie 3,3 V
Oznaczenia:
DDR-200 (PC-1600) - (64 bity * 2 * 100 MHz)/8 = 1,6 GB/s
DDR-266 (PC-2100) - (64 bity * 2 * 133 MHz)/8 = 2,1 GB/s
DDR-333 (PC-2700) - (64 bity * 2 * 166 MHz)/8 = 2,7 GB/s
DDR-400 (PC-3200) - (64 bity * 2 * 200 MHz)/8 = (...)
Moduły pamięci DDR1 nie są kompatybilne z modyłami SDRAM

Dalszy rozwój pamięci synchronicznych
DDR SDRAM
Standard
DDR - 2.5/2.6 V
DDR2 - 1.8 V
DDR3 - 1.5 V

DDR2 DRAM (Double Data Rate 2 Synchronous
Kolejny po DDR standard pamięci RAM typu SDRAM, stosowany w komputerach jako pamięć operacyjna.
Pamięć DDR2 charakteryzuje się wyższą efektywną częstotliwością taktowania (...) oraz niższym poborem prądu.
Podobnie jak DDR, pamięć DDR2 (...)
(...)
Różnice w stosunku do DDR:
1. Moduły zasilane są napięciem 1.8 V, zamiast 2.5 V
2. Układy terminujące zostały przeniesione z płyty głównej do wnętrzna pamięci (ODT, On Die Termination). Zapobiega to powstaniu błędów wskutek transmisji odbitych
sygnałów.
3. DDR2 przesyła 4 bity w ciągu jednego taktu zegara (DDR tylko 2).
4. Podwojona prędkość układu wejścia/wyjścia (I/O) pozwala na obniżenie prędkości całego modułu bez zmniejszenia jego przepustowości.
5. Liczba styków została zwiększona ze 184/240.
6. (...)
7. Większe opóźnienie

Istnieją dwa sposoby oznaczania modułów pamięci DDR2.
Pierwszy z nich (np. PC2-533) mówi o prędkości modułu.
Drugi (np. PC2-6400) informuje o przepustowości.
Przepustowość obliczana jest w ten sam sposób jak dla pamięci DDR:
(...)

DDR3 SDRAM (Double Data Rate 3
Pierwsze pamięci DDR3 wykonane były w technologii 90 nm. Technologia ta umożliwia zastosowanie niższego napięcia (1.5 V w porównaniu do (...)
Dzięki temu pamięć DDR3 charakteryzuje się zmniejszonym poborem mocy (...)
(...)

Różnice w stosunku do DDR2
(...)
- opóźnienie sygnału CAS

Kolejna generacja DDR4 SDRAM
Zapowiedzi padły na konferencji Intel Developer Forum w 2008 roku w San Francisco, spodziewany termin wprowadzenia określono na 2012r.
Zasilane napięciem 1.2 V lub mniejszym (DDR3 - 1.5V), częstotliwość zegara 1600 MHz (...)
W 2013 obniżono do 1V.
W 2009r. Samsung wypuścił 40 nm DRAM chip
(...)
W lipcu 2012r. Samsung (...) 12GB
Wrzesień 2012 (...)
(...)
W marcu 2014r. Maksymalne moduły 128 GB
Kwiecień 2016 Samsung w technologii 16 nm rozopczyna masową produkcję
Pierwsze zastosowanie w 2014 roku Intel
AMD w 2016r.

Zalety DDR4 w stosunku do DDR3
- wyższe pojemności modułów DIMM
- niższe napięcie zasilania
(...)

DDR5 prawdopodobnie około 2020 roku?
Inna koncepcja - przejdziemy w kolejnych latach na rozwiązania szeregowe jak proponuje to Micron - Hybrid Memory Cube (HMC) pierwsze doniesienia w 2013 roku. Do 40 GB/s
na 16 liniach w pełnym dupleksie.

JEDEC DDR5 (Joint Electron Device Engineering Council)
The JEDEC DDR5 standard is currently in development in JEDEC's JC-42 Committee for Solid State Memories. JEDEC DDR5 will offer improved performance with greater power
efficiency as compared to previous generation DRAM technologies. As planned, DDR5 will provide double the bandwidth and density over DDR4, along with delivering (...)
(...)

DDR2 z serii Reaper 1024MB
nietypowe chłodzenie
(...)