--mux 4x1 em VHDL
-- entradas A0,A1,A2 e A3
-- saída s
-- entradas de selação Sel0 e sel1
--
-- selo sel 1   s
-- ---------------
--  0   0       A0
--  0   1       A1
--  1   0       A2
--  1   1       A3
--Autor: Marcos Meira/ vitor
--data : 31 de julho de 2017

Library IEEE;
use IEEE.std_logic_1164.all;


 entity mux_4_para_1 is
 port (
       sel : in std_logic_vector (1 downto 0);
		 A   : in std_logic_vector (3 downto 0);
       s   : out std_logic

      );
 end mux_4_para_1;

 architecture gota_serena of mux_4_para_1 is
 begin

	      with sel select

				     s <= A(0) when "00",
					       A(1) when "01",
                      A(2) when "10",
                      A(3) when "11",
							 '0'  when others;
end gota_serena;