Advertisement
Not a member of Pastebin yet?
Sign Up,
it unlocks many cool features!
- U-Boot SPL 2013.01-g7e77da4-dirty (Mar 25 2013 - 17:30:35)
- U-Boot 2013.01-g7e77da4-dirty (Mar 25 2013 - 17:30:35)
- TEGRA20
- Board: Compal Paz00
- DRAM: 512 MiB
- raise: Signal # 8 caught
- nVidia board init done.MMC: Tegra SD/MMC: 0, Tegra SD/MMC: 1
- *** Warning - bad CRC, using default environment
- drv_keyboard_init:
- init_nvec_keyboard:
- init_nvec_keyboard: NVEC keyboard ready
- init_nvec_keyboard:
- In: tegra-nvec-kbc
- Out: lcd
- Err: lcd
- [w] tegra20: too many (30) interrupt controllers found. Maximum is 5.
- [i] tegra20: interrupts are initialized.
- !!! board_nvec_init: NVEC init...
- enabling irq 92
- !!! board_nvec_init: NVEC initialized
- !!! board_nvec_init: NVEC dump io
- !!! board_nvec_init: NVEC dummy io res:0
- !!! board_nvec_init: NVEC noop write
- !!! nvec_enable_kbd_events: NVEC
- !!! nvec_enable_kbd_events: kbd on
- nwec_write failed to send request
- !!! nvec_enable_kbd_events: wake failed
- !!! nvec_enable_kbd_events: wake on
- !!! nvec_enable_kbd_events: wake key reporing on on
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0xe (RNW:1, RCVD:1, IRQ:1, END:0): 2
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 7
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 2
- NVEC: status:0x1a (RNW:1, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 7
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 2
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 2
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0xe (RNW:1, RCVD:1, IRQ:1, END:0): 3
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 4
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0x1a (RNW:1, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 4
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 2
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0xe (RNW:1, RCVD:1, IRQ:1, END:0): 2
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 7
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 21
- NVEC: status:0x1a (RNW:1, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 7
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 6
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 21
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 32
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 249
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 249
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0xe (RNW:1, RCVD:1, IRQ:1, END:0): 7
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 2
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x1a (RNW:1, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 2
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0xe (RNW:1, RCVD:1, IRQ:1, END:0): 7
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 128
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x1a (RNW:1, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 2
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0xe (RNW:1, RCVD:1, IRQ:1, END:0): 2
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 5
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 244
- NVEC: status:0x1a (RNW:1, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 5
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 2
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 244
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0xe (RNW:1, RCVD:1, IRQ:1, END:0): 4
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0xe (RNW:1, RCVD:1, IRQ:1, END:0): 4
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 5
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 3
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0x1a (RNW:1, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 5
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 2
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 3
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0xe (RNW:1, RCVD:1, IRQ:1, END:0): 3
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 5
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 4
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0x1a (RNW:1, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 5
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 2
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 4
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 1
- NVEC: status:0xe (RNW:1, RCVD:1, IRQ:1, END:0): 3
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 5
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 237
- NVEC: status:0xa (RNW:1, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x1a (RNW:1, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 5
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 2
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 237
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 160
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 67
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 195
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 195
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 160
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 67
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 195
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 195
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 160
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 67
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 195
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 195
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 160
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 67
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 195
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 195
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 160
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 67
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 195
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 195
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 197
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 4
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 128
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 197
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 4
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 128
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 197
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 4
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 2
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 197
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 4
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 0
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 0
- NVEC: status:0xc (RNW:0, RCVD:1, IRQ:1, END:0): 138
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 192
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 4
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 224
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 94
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 224
- NVEC: status:0x8 (RNW:0, RCVD:0, IRQ:1, END:0): 222
- NVEC: status:0x18 (RNW:0, RCVD:0, IRQ:1, END:1): 222
Advertisement
Add Comment
Please, Sign In to add comment
Advertisement