redge

module redge(
    input wire clk,
    input wire reset,
    input wire data_in,
    output wire data_out
);

reg prvi_reg, prvi_next;
reg drugi_reg, drugi_next;

always @(posedge clk, posedge reset) begin
    if(reset == 1) begin
        prvi_reg <= 0;
        drugi_reg <= 0;
    end else begin
        prvi_reg <= prvi_next;
        drugi_reg <= drugi_next;
    end
end

always @(*) begin
    prvi_next = data_in;
    drugi_next = prvi_reg;
end

assign data_out = !prvi_reg && drugi_reg;
endmodule