primitive t_flipflop(q, clk, rst, en);
  output q;
  input clk, rst, en;
  reg q;
  table
  // clk  rst  en  : old q : q
      ?    1   ?   :   ?   : 0;
     (01)  0   0   :   ?   : -;
     (01)  0   1   :   0   : 1;
     (01)  0   1   :   1   : 0;
     (??)  0   ?   :   ?   : -;
      ?  (??)  ?   :   ?   : -;
      ?    ?  (??) :   ?   : -;
  endtable
endprimitive

module testbench;
  reg clk, rst, en;
  wire q;
  t_flipflop tff(q, clk, rst, en);

  always begin
    #1 clk = 0;
    #1 clk = 1;
  end

  initial begin
    rst = 1;
    en = 0;
    #2 rst = 0;
    en = 1;
    #5 en = 1;
    #5 en = 0;
    #3 rst = 1;
    #3 $finish;
  end
  initial $monitor($time, " clk=%d rst=%d en=%d q=%d", clk, rst, en, q);
endmodule