verilog de teste

module (clk, led, reset)

input clk;
input reset;
output ledverde = 0;
output ledvermelho = 0;
output ledama = 0;

    reg [1:0] estado = 0;
    reg [2:0] contador = 0;

    always(posedge clk && posedge reset) begin
        if(reset == 1) begin{
            contador <=contador+1;
            estado = 0;
            case(estado)
                0:
                    ledverde = 1;
                    ledverm = 0;
                    ledama = 0;
                if(contador == 10) begin
                        estado = 1;
                    end
                end

                1:
                    led verde = 0;
                    ledverm = 0;
                    ledama = 1;
                    if(contador >= 10 && contador <= 15) begin
                        estado = 2;
                    end
                end

                2:
                   led verde = 0;
                    ledverm = 1;
                    ledama = 0;
                    if(contador >= 15 && contador <= 25) begin
                        contador = 0;
                        estado = 0;
                    end
                end
                endmodule