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Xiaomi Mi Router 4A Gigabit Edition stock bootloader bootlog

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May 9th, 2019
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Apache Log 8.02 KB | None | 1 0
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  1. ===================================================================
  2.             MT7621   stage1 code Oct 28 2018 20:39:32 (ASIC)
  3.             CPU=500000000 HZ BUS=166666666 HZ
  4. ==================================================================
  5. Change MPLL source from XTAL to CR...
  6. do MEMPLL setting..
  7. MEMPLL Config : 0x11100000
  8. 3PLL mode + External loopback
  9. === XTAL-40Mhz === DDR-1200Mhz ===
  10. PLL3 FB_DL: 0x8, 1/0 = 575/449 21000000
  11. PLL4 FB_DL: 0xa, 1/0 = 762/262 29000000
  12. PLL2 FB_DL: 0x13, 1/0 = 605/419 4D000000
  13. do DDR setting..[01F40000]
  14. Apply DDR3 Setting...(use customer AC)
  15.           0    8   16   24   32   40   48   56   64   72   80   88   96  104  112  120
  16.       --------------------------------------------------------------------------------
  17. 0000:|    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0
  18. 0001:|    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0
  19. 0002:|    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0
  20. 0003:|    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0
  21. 0004:|    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0
  22. 0005:|    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0
  23. 0006:|    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0
  24. 0007:|    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0
  25. 0008:|    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0
  26. 0009:|    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0
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  45. 001C:|    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0
  46. 001D:|    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0
  47. 001E:|    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0
  48. 001F:|    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0    0
  49. DRAMC_DQSCTL1[0e0]=13000000
  50. DRAMC_DQSGCTL[124]=80000033
  51. rank 0 coarse = 15
  52. rank 0 fine = 72
  53. B:|    0    0    0    0    0    0    0    0    0    0    1    1    1    0    0    0
  54. opt_dle value:11
  55. DRAMC_DDR2CTL[07c]=C287223D
  56. DRAMC_PADCTL4[0e4]=000022B3
  57. DRAMC_DQIDLY1[210]=0A0C0A09
  58. DRAMC_DQIDLY2[214]=04080808
  59. DRAMC_DQIDLY3[218]=0D0A0709
  60. DRAMC_DQIDLY4[21c]=0A070B09
  61. DRAMC_R0DELDLY[018]=00002021
  62. ==================================================================
  63.         RX  DQS perbit delay software calibration
  64. ==================================================================
  65. 1.0-15 bit dq delay value
  66. ==================================================================
  67. bit|     0  1  2  3  4  5  6  7  8  9
  68. --------------------------------------
  69. 0 |    9 8 10 10 6 8 7 4 6 6
  70. 10 |    9 11 7 9 7 8
  71. --------------------------------------
  72.  
  73. ==================================================================
  74. 2.dqs window
  75. x=pass dqs delay value (min~max)center
  76. y=0-7bit DQ of every group
  77. input delay:DQS0 =33 DQS1 = 32
  78. ==================================================================
  79. bit DQS0     bit      DQS1
  80. 0  (1~65)33  8  (1~58)29
  81. 1  (1~61)31  9  (1~61)31
  82. 2  (1~62)31  10  (1~62)31
  83. 3  (1~65)33  11  (1~60)30
  84. 4  (1~62)31  12  (1~60)30
  85. 5  (1~65)33  13  (1~59)30
  86. 6  (1~64)32  14  (1~64)32
  87. 7  (1~65)33  15  (1~59)30
  88. ==================================================================
  89. 3.dq delay value last
  90. ==================================================================
  91. bit|    0  1  2  3  4  5  6  7  8   9
  92. --------------------------------------
  93. 0 |    9 10 12 10 8 8 8 4 9 7
  94. 10 |    10 13 9 11 7 10
  95. ==================================================================
  96. ==================================================================
  97.      TX  perbyte calibration
  98. ==================================================================
  99. DQS loop = 15, cmp_err_1 = ffff0000
  100. dqs_perbyte_dly.last_dqsdly_pass[0]=15,  finish count=1
  101. dqs_perbyte_dly.last_dqsdly_pass[1]=15,  finish count=2
  102. DQ loop=15, cmp_err_1 = ffff0080
  103. dqs_perbyte_dly.last_dqdly_pass[1]=15,  finish count=1
  104. DQ loop=14, cmp_err_1 = ffff0000
  105. dqs_perbyte_dly.last_dqdly_pass[0]=14,  finish count=2
  106. byte:0, (DQS,DQ)=(8,8)
  107. byte:1, (DQS,DQ)=(8,8)
  108. DRAMC_DQODLY1[200]=88888888
  109. DRAMC_DQODLY2[204]=88888888
  110. 20,data:88
  111. [EMI] DRAMC calibration passed
  112.  
  113. ===================================================================
  114.             MT7621   stage1 code done
  115.             CPU=500000000 HZ BUS=166666666 HZ
  116. ===================================================================
  117.  
  118.  
  119. U-Boot 1.1.3 (Jan 24 2019 - 07:46:43)
  120.  
  121. Board: Ralink APSoC DRAM:  128 MB
  122. Power on memory test. Memory size= 128 MB...OK!
  123. relocate_code Pointer at: 87fb0000
  124.  
  125. Config XHCI 40M PLL
  126. RT2880_RSTSTAT_REG 0xc0030000
  127. ***************************
  128. Board power on Occurred
  129. ***************************
  130. flash manufacture id: c8, device id 40 18
  131. find flash: GD25Q128C
  132. ============================================
  133. Ralink UBoot Version: 5.0.0.0
  134. --------------------------------------------
  135. ASIC MT7621A DualCore (MAC to MT7530 Mode)
  136. DRAM_CONF_FROM: Auto-Detection
  137. DRAM_TYPE: DDR3
  138. DRAM bus: 16 bit
  139. Xtal Mode=3 OCP Ratio=1/3
  140. Flash component: SPI Flash
  141. Date:Jan 24 2019  Time:07:46:43
  142. ============================================
  143. icache: sets:256, ways:4, linesz:32 ,total:32768
  144. dcache: sets:256, ways:4, linesz:32 ,total:32768
  145.  
  146.  ##### The CPU freq = 880 MHZ ####
  147.  estimate memory size =128 Mbytes
  148. #Reset_MT7530
  149. set LAN/WAN LLLLW
  150.  
  151. restore_defaults:0
  152.  
  153. Please choose the operation:
  154.    1: Load system code to SDRAM via TFTP.
  155.    2: Load system code then write to Flash via TFTP.
  156.    3: Boot system code via Flash (default).
  157.    4: Entr boot command line interface.
  158.    7: Load Boot Loader code then write to Flash via Serial.
  159.    9: Load Boot Loader code then write to Flash via TFTP.
  160.  
  161.    n3: System Boot system code via Flash.
  162. Booting System 1
  163. Erasing SPI Flash...
  164. raspi_erase: offs:30000 len:10000
  165. .
  166. Writing to SPI Flash...
  167. .
  168. done
  169. ## Booting image at bc180000 ...
  170.    Image Name:   MIPS OpenWrt Linux-3.10.14
  171.    Image Type:   MIPS Linux Kernel Image (lzma compressed)
  172.    Data Size:    1855537 Bytes =  1.8 MB
  173.    Load Address: 81001000
  174.    Entry Point:  813ecce0
  175.    Verifying Checksum ... OK
  176.    Uncompressing Kernel Image ... OK
  177. Erasing SPI Flash...
  178. raspi_erase: offs:30000 len:10000
  179. .
  180. Writing to SPI Flash...
  181. .
  182. done
  183. commandline uart_en=0 factory_mode=0 mem=128m root=/dev/mtdblock9
  184. No initrd
  185. ## Transferring control to Linux (at address 813ecce0) ...
  186. ## Giving linux memsize in MB, 128
  187.  
  188. Starting kernel ...
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