module LabL;
reg [31:0] a0, a1, a2, a3;
wire [31:0] z;
reg [1:0] c;
integer i, j, k, l;
yMux4to1 #(32) mux(z , a0, a1, a2, a3, c);
initial
repeat (10)
begin
  a0 = $random;
  a1 = $random;
  a2 = $random;
  a3 = $random;
  c = $random % 2;
  #1
  if(c === 0 && z === a0)
  $display("PASS: a0=%d, a1=%d, a2=%d, a3=%d, c= %d, z=%d", a0, a1, a2, a3, c, z);
  else if(c === 1 && z === a1)
  $display("PASS: a0=%d, a1=%d, a2=%d, a3=%d, c= %d, z=%d", a0, a1, a2, a3, c, z);
  else if(c === 2 && z === a2)
  $display("PASS: a0=%d, a1=%d, a2=%d, a3=%d, c= %d, z=%d", a0, a1, a2, a3, c, z);
  else if(c === 3 && z === a3)
  $display("PASS: a0=%d, a1=%d, a2=%d, a3=%d, c= %d, z=%d", a0, a1, a2, a3, c, z);
  else
  $display("FAIL: a0=%d, a1=%d, a2=%d, a3=%d, c= %d, z=%d", a0, a1, a2, a3, c, z);
end
endmodule