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lab9_soc.v

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Apr 5th, 2019
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  1. // lab9_soc.v
  2.  
  3. // Generated using ACDS version 18.0 614
  4.  
  5. `timescale 1 ps / 1 ps
  6. module lab9_soc (
  7.         output wire [31:0] aes_export_new_signal, // aes_export.new_signal
  8.         input  wire        clk_clk,               //        clk.clk
  9.         input  wire        reset_reset_n,         //      reset.reset_n
  10.         output wire        sdram_clk_clk,         //  sdram_clk.clk
  11.         output wire [12:0] sdram_wire_addr,       // sdram_wire.addr
  12.         output wire [1:0]  sdram_wire_ba,         //           .ba
  13.         output wire        sdram_wire_cas_n,      //           .cas_n
  14.         output wire        sdram_wire_cke,        //           .cke
  15.         output wire        sdram_wire_cs_n,       //           .cs_n
  16.         inout  wire [31:0] sdram_wire_dq,         //           .dq
  17.         output wire [3:0]  sdram_wire_dqm,        //           .dqm
  18.         output wire        sdram_wire_ras_n,      //           .ras_n
  19.         output wire        sdram_wire_we_n        //           .we_n
  20.     );
  21.  
  22.     wire         sdram_pll_c0_clk;                                            // sdram_pll:c0 -> [mm_interconnect_0:sdram_pll_c0_clk, rst_controller_002:clk, sdram:clk]
  23.     wire  [31:0] nios2_gen2_0_data_master_readdata;                           // mm_interconnect_0:nios2_gen2_0_data_master_readdata -> nios2_gen2_0:d_readdata
  24.     wire         nios2_gen2_0_data_master_waitrequest;                        // mm_interconnect_0:nios2_gen2_0_data_master_waitrequest -> nios2_gen2_0:d_waitrequest
  25.     wire         nios2_gen2_0_data_master_debugaccess;                        // nios2_gen2_0:debug_mem_slave_debugaccess_to_roms -> mm_interconnect_0:nios2_gen2_0_data_master_debugaccess
  26.     wire  [28:0] nios2_gen2_0_data_master_address;                            // nios2_gen2_0:d_address -> mm_interconnect_0:nios2_gen2_0_data_master_address
  27.     wire   [3:0] nios2_gen2_0_data_master_byteenable;                         // nios2_gen2_0:d_byteenable -> mm_interconnect_0:nios2_gen2_0_data_master_byteenable
  28.     wire         nios2_gen2_0_data_master_read;                               // nios2_gen2_0:d_read -> mm_interconnect_0:nios2_gen2_0_data_master_read
  29.     wire         nios2_gen2_0_data_master_write;                              // nios2_gen2_0:d_write -> mm_interconnect_0:nios2_gen2_0_data_master_write
  30.     wire  [31:0] nios2_gen2_0_data_master_writedata;                          // nios2_gen2_0:d_writedata -> mm_interconnect_0:nios2_gen2_0_data_master_writedata
  31.     wire  [31:0] nios2_gen2_0_instruction_master_readdata;                    // mm_interconnect_0:nios2_gen2_0_instruction_master_readdata -> nios2_gen2_0:i_readdata
  32.     wire         nios2_gen2_0_instruction_master_waitrequest;                 // mm_interconnect_0:nios2_gen2_0_instruction_master_waitrequest -> nios2_gen2_0:i_waitrequest
  33.     wire  [28:0] nios2_gen2_0_instruction_master_address;                     // nios2_gen2_0:i_address -> mm_interconnect_0:nios2_gen2_0_instruction_master_address
  34.     wire         nios2_gen2_0_instruction_master_read;                        // nios2_gen2_0:i_read -> mm_interconnect_0:nios2_gen2_0_instruction_master_read
  35.     wire         mm_interconnect_0_aes_aes_slave_chipselect;                  // mm_interconnect_0:AES_AES_Slave_chipselect -> AES:AVL_CS
  36.     wire  [31:0] mm_interconnect_0_aes_aes_slave_readdata;                    // AES:AVL_READDATA -> mm_interconnect_0:AES_AES_Slave_readdata
  37.     wire   [3:0] mm_interconnect_0_aes_aes_slave_address;                     // mm_interconnect_0:AES_AES_Slave_address -> AES:AVL_ADDR
  38.     wire         mm_interconnect_0_aes_aes_slave_read;                        // mm_interconnect_0:AES_AES_Slave_read -> AES:AVL_READ
  39.     wire   [3:0] mm_interconnect_0_aes_aes_slave_byteenable;                  // mm_interconnect_0:AES_AES_Slave_byteenable -> AES:AVL_BYTE_EN
  40.     wire         mm_interconnect_0_aes_aes_slave_write;                       // mm_interconnect_0:AES_AES_Slave_write -> AES:AVL_WRITE
  41.     wire  [31:0] mm_interconnect_0_aes_aes_slave_writedata;                   // mm_interconnect_0:AES_AES_Slave_writedata -> AES:AVL_WRITEDATA
  42.     wire         mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_chipselect;  // mm_interconnect_0:jtag_uart_0_avalon_jtag_slave_chipselect -> jtag_uart_0:av_chipselect
  43.     wire  [31:0] mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_readdata;    // jtag_uart_0:av_readdata -> mm_interconnect_0:jtag_uart_0_avalon_jtag_slave_readdata
  44.     wire         mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_waitrequest; // jtag_uart_0:av_waitrequest -> mm_interconnect_0:jtag_uart_0_avalon_jtag_slave_waitrequest
  45.     wire   [0:0] mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_address;     // mm_interconnect_0:jtag_uart_0_avalon_jtag_slave_address -> jtag_uart_0:av_address
  46.     wire         mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_read;        // mm_interconnect_0:jtag_uart_0_avalon_jtag_slave_read -> jtag_uart_0:av_read_n
  47.     wire         mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_write;       // mm_interconnect_0:jtag_uart_0_avalon_jtag_slave_write -> jtag_uart_0:av_write_n
  48.     wire  [31:0] mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_writedata;   // mm_interconnect_0:jtag_uart_0_avalon_jtag_slave_writedata -> jtag_uart_0:av_writedata
  49.     wire  [31:0] mm_interconnect_0_sysid_qsys_0_control_slave_readdata;       // sysid_qsys_0:readdata -> mm_interconnect_0:sysid_qsys_0_control_slave_readdata
  50.     wire   [0:0] mm_interconnect_0_sysid_qsys_0_control_slave_address;        // mm_interconnect_0:sysid_qsys_0_control_slave_address -> sysid_qsys_0:address
  51.     wire  [31:0] mm_interconnect_0_nios2_gen2_0_debug_mem_slave_readdata;     // nios2_gen2_0:debug_mem_slave_readdata -> mm_interconnect_0:nios2_gen2_0_debug_mem_slave_readdata
  52.     wire         mm_interconnect_0_nios2_gen2_0_debug_mem_slave_waitrequest;  // nios2_gen2_0:debug_mem_slave_waitrequest -> mm_interconnect_0:nios2_gen2_0_debug_mem_slave_waitrequest
  53.     wire         mm_interconnect_0_nios2_gen2_0_debug_mem_slave_debugaccess;  // mm_interconnect_0:nios2_gen2_0_debug_mem_slave_debugaccess -> nios2_gen2_0:debug_mem_slave_debugaccess
  54.     wire   [8:0] mm_interconnect_0_nios2_gen2_0_debug_mem_slave_address;      // mm_interconnect_0:nios2_gen2_0_debug_mem_slave_address -> nios2_gen2_0:debug_mem_slave_address
  55.     wire         mm_interconnect_0_nios2_gen2_0_debug_mem_slave_read;         // mm_interconnect_0:nios2_gen2_0_debug_mem_slave_read -> nios2_gen2_0:debug_mem_slave_read
  56.     wire   [3:0] mm_interconnect_0_nios2_gen2_0_debug_mem_slave_byteenable;   // mm_interconnect_0:nios2_gen2_0_debug_mem_slave_byteenable -> nios2_gen2_0:debug_mem_slave_byteenable
  57.     wire         mm_interconnect_0_nios2_gen2_0_debug_mem_slave_write;        // mm_interconnect_0:nios2_gen2_0_debug_mem_slave_write -> nios2_gen2_0:debug_mem_slave_write
  58.     wire  [31:0] mm_interconnect_0_nios2_gen2_0_debug_mem_slave_writedata;    // mm_interconnect_0:nios2_gen2_0_debug_mem_slave_writedata -> nios2_gen2_0:debug_mem_slave_writedata
  59.     wire  [31:0] mm_interconnect_0_sdram_pll_pll_slave_readdata;              // sdram_pll:readdata -> mm_interconnect_0:sdram_pll_pll_slave_readdata
  60.     wire   [1:0] mm_interconnect_0_sdram_pll_pll_slave_address;               // mm_interconnect_0:sdram_pll_pll_slave_address -> sdram_pll:address
  61.     wire         mm_interconnect_0_sdram_pll_pll_slave_read;                  // mm_interconnect_0:sdram_pll_pll_slave_read -> sdram_pll:read
  62.     wire         mm_interconnect_0_sdram_pll_pll_slave_write;                 // mm_interconnect_0:sdram_pll_pll_slave_write -> sdram_pll:write
  63.     wire  [31:0] mm_interconnect_0_sdram_pll_pll_slave_writedata;             // mm_interconnect_0:sdram_pll_pll_slave_writedata -> sdram_pll:writedata
  64.     wire         mm_interconnect_0_sdram_s1_chipselect;                       // mm_interconnect_0:sdram_s1_chipselect -> sdram:az_cs
  65.     wire  [31:0] mm_interconnect_0_sdram_s1_readdata;                         // sdram:za_data -> mm_interconnect_0:sdram_s1_readdata
  66.     wire         mm_interconnect_0_sdram_s1_waitrequest;                      // sdram:za_waitrequest -> mm_interconnect_0:sdram_s1_waitrequest
  67.     wire  [24:0] mm_interconnect_0_sdram_s1_address;                          // mm_interconnect_0:sdram_s1_address -> sdram:az_addr
  68.     wire         mm_interconnect_0_sdram_s1_read;                             // mm_interconnect_0:sdram_s1_read -> sdram:az_rd_n
  69.     wire   [3:0] mm_interconnect_0_sdram_s1_byteenable;                       // mm_interconnect_0:sdram_s1_byteenable -> sdram:az_be_n
  70.     wire         mm_interconnect_0_sdram_s1_readdatavalid;                    // sdram:za_valid -> mm_interconnect_0:sdram_s1_readdatavalid
  71.     wire         mm_interconnect_0_sdram_s1_write;                            // mm_interconnect_0:sdram_s1_write -> sdram:az_wr_n
  72.     wire  [31:0] mm_interconnect_0_sdram_s1_writedata;                        // mm_interconnect_0:sdram_s1_writedata -> sdram:az_data
  73.     wire         mm_interconnect_0_onchip_memory2_0_s1_chipselect;            // mm_interconnect_0:onchip_memory2_0_s1_chipselect -> onchip_memory2_0:chipselect
  74.     wire  [31:0] mm_interconnect_0_onchip_memory2_0_s1_readdata;              // onchip_memory2_0:readdata -> mm_interconnect_0:onchip_memory2_0_s1_readdata
  75.     wire   [1:0] mm_interconnect_0_onchip_memory2_0_s1_address;               // mm_interconnect_0:onchip_memory2_0_s1_address -> onchip_memory2_0:address
  76.     wire   [3:0] mm_interconnect_0_onchip_memory2_0_s1_byteenable;            // mm_interconnect_0:onchip_memory2_0_s1_byteenable -> onchip_memory2_0:byteenable
  77.     wire         mm_interconnect_0_onchip_memory2_0_s1_write;                 // mm_interconnect_0:onchip_memory2_0_s1_write -> onchip_memory2_0:write
  78.     wire  [31:0] mm_interconnect_0_onchip_memory2_0_s1_writedata;             // mm_interconnect_0:onchip_memory2_0_s1_writedata -> onchip_memory2_0:writedata
  79.     wire         mm_interconnect_0_onchip_memory2_0_s1_clken;                 // mm_interconnect_0:onchip_memory2_0_s1_clken -> onchip_memory2_0:clken
  80.     wire         mm_interconnect_0_timer_s1_chipselect;                       // mm_interconnect_0:TIMER_s1_chipselect -> TIMER:chipselect
  81.     wire  [15:0] mm_interconnect_0_timer_s1_readdata;                         // TIMER:readdata -> mm_interconnect_0:TIMER_s1_readdata
  82.     wire   [2:0] mm_interconnect_0_timer_s1_address;                          // mm_interconnect_0:TIMER_s1_address -> TIMER:address
  83.     wire         mm_interconnect_0_timer_s1_write;                            // mm_interconnect_0:TIMER_s1_write -> TIMER:write_n
  84.     wire  [15:0] mm_interconnect_0_timer_s1_writedata;                        // mm_interconnect_0:TIMER_s1_writedata -> TIMER:writedata
  85.     wire         irq_mapper_receiver0_irq;                                    // jtag_uart_0:av_irq -> irq_mapper:receiver0_irq
  86.     wire         irq_mapper_receiver1_irq;                                    // TIMER:irq -> irq_mapper:receiver1_irq
  87.     wire  [31:0] nios2_gen2_0_irq_irq;                                        // irq_mapper:sender_irq -> nios2_gen2_0:irq
  88.     wire         rst_controller_reset_out_reset;                              // rst_controller:reset_out -> [AES:RESET, TIMER:reset_n, irq_mapper:reset, mm_interconnect_0:nios2_gen2_0_reset_reset_bridge_in_reset_reset, nios2_gen2_0:reset_n, onchip_memory2_0:reset, rst_translator:in_reset, sdram_pll:reset, sysid_qsys_0:reset_n]
  89.     wire         rst_controller_reset_out_reset_req;                          // rst_controller:reset_req -> [nios2_gen2_0:reset_req, onchip_memory2_0:reset_req, rst_translator:reset_req_in]
  90.     wire         nios2_gen2_0_debug_reset_request_reset;                      // nios2_gen2_0:debug_reset_request -> [rst_controller:reset_in1, rst_controller_002:reset_in1]
  91.     wire         rst_controller_001_reset_out_reset;                          // rst_controller_001:reset_out -> [jtag_uart_0:rst_n, mm_interconnect_0:jtag_uart_0_reset_reset_bridge_in_reset_reset]
  92.     wire         rst_controller_002_reset_out_reset;                          // rst_controller_002:reset_out -> [mm_interconnect_0:sdram_reset_reset_bridge_in_reset_reset, sdram:reset_n]
  93.  
  94.     avalon_aes_interface aes (
  95.         .CLK           (clk_clk),                                    //         CLK.clk
  96.         .RESET         (rst_controller_reset_out_reset),             //       RESET.reset
  97.         .AVL_ADDR      (mm_interconnect_0_aes_aes_slave_address),    //   AES_Slave.address
  98.         .AVL_BYTE_EN   (mm_interconnect_0_aes_aes_slave_byteenable), //            .byteenable
  99.         .AVL_CS        (mm_interconnect_0_aes_aes_slave_chipselect), //            .chipselect
  100.         .AVL_READ      (mm_interconnect_0_aes_aes_slave_read),       //            .read
  101.         .AVL_READDATA  (mm_interconnect_0_aes_aes_slave_readdata),   //            .readdata
  102.         .AVL_WRITE     (mm_interconnect_0_aes_aes_slave_write),      //            .write
  103.         .AVL_WRITEDATA (mm_interconnect_0_aes_aes_slave_writedata),  //            .writedata
  104.         .EXPORT_DATA   (aes_export_new_signal)                       // Export_Data.new_signal
  105.     );
  106.  
  107.     lab9_soc_TIMER timer (
  108.         .clk        (clk_clk),                               //   clk.clk
  109.         .reset_n    (~rst_controller_reset_out_reset),       // reset.reset_n
  110.         .address    (mm_interconnect_0_timer_s1_address),    //    s1.address
  111.         .writedata  (mm_interconnect_0_timer_s1_writedata),  //      .writedata
  112.         .readdata   (mm_interconnect_0_timer_s1_readdata),   //      .readdata
  113.         .chipselect (mm_interconnect_0_timer_s1_chipselect), //      .chipselect
  114.         .write_n    (~mm_interconnect_0_timer_s1_write),     //      .write_n
  115.         .irq        (irq_mapper_receiver1_irq)               //   irq.irq
  116.     );
  117.  
  118.     lab9_soc_jtag_uart_0 jtag_uart_0 (
  119.         .clk            (clk_clk),                                                     //               clk.clk
  120.         .rst_n          (~rst_controller_001_reset_out_reset),                         //             reset.reset_n
  121.         .av_chipselect  (mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_chipselect),  // avalon_jtag_slave.chipselect
  122.         .av_address     (mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_address),     //                  .address
  123.         .av_read_n      (~mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_read),       //                  .read_n
  124.         .av_readdata    (mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_readdata),    //                  .readdata
  125.         .av_write_n     (~mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_write),      //                  .write_n
  126.         .av_writedata   (mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_writedata),   //                  .writedata
  127.         .av_waitrequest (mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_waitrequest), //                  .waitrequest
  128.         .av_irq         (irq_mapper_receiver0_irq)                                     //               irq.irq
  129.     );
  130.  
  131.     lab9_soc_nios2_gen2_0 nios2_gen2_0 (
  132.         .clk                                 (clk_clk),                                                    //                       clk.clk
  133.         .reset_n                             (~rst_controller_reset_out_reset),                            //                     reset.reset_n
  134.         .reset_req                           (rst_controller_reset_out_reset_req),                         //                          .reset_req
  135.         .d_address                           (nios2_gen2_0_data_master_address),                           //               data_master.address
  136.         .d_byteenable                        (nios2_gen2_0_data_master_byteenable),                        //                          .byteenable
  137.         .d_read                              (nios2_gen2_0_data_master_read),                              //                          .read
  138.         .d_readdata                          (nios2_gen2_0_data_master_readdata),                          //                          .readdata
  139.         .d_waitrequest                       (nios2_gen2_0_data_master_waitrequest),                       //                          .waitrequest
  140.         .d_write                             (nios2_gen2_0_data_master_write),                             //                          .write
  141.         .d_writedata                         (nios2_gen2_0_data_master_writedata),                         //                          .writedata
  142.         .debug_mem_slave_debugaccess_to_roms (nios2_gen2_0_data_master_debugaccess),                       //                          .debugaccess
  143.         .i_address                           (nios2_gen2_0_instruction_master_address),                    //        instruction_master.address
  144.         .i_read                              (nios2_gen2_0_instruction_master_read),                       //                          .read
  145.         .i_readdata                          (nios2_gen2_0_instruction_master_readdata),                   //                          .readdata
  146.         .i_waitrequest                       (nios2_gen2_0_instruction_master_waitrequest),                //                          .waitrequest
  147.         .irq                                 (nios2_gen2_0_irq_irq),                                       //                       irq.irq
  148.         .debug_reset_request                 (nios2_gen2_0_debug_reset_request_reset),                     //       debug_reset_request.reset
  149.         .debug_mem_slave_address             (mm_interconnect_0_nios2_gen2_0_debug_mem_slave_address),     //           debug_mem_slave.address
  150.         .debug_mem_slave_byteenable          (mm_interconnect_0_nios2_gen2_0_debug_mem_slave_byteenable),  //                          .byteenable
  151.         .debug_mem_slave_debugaccess         (mm_interconnect_0_nios2_gen2_0_debug_mem_slave_debugaccess), //                          .debugaccess
  152.         .debug_mem_slave_read                (mm_interconnect_0_nios2_gen2_0_debug_mem_slave_read),        //                          .read
  153.         .debug_mem_slave_readdata            (mm_interconnect_0_nios2_gen2_0_debug_mem_slave_readdata),    //                          .readdata
  154.         .debug_mem_slave_waitrequest         (mm_interconnect_0_nios2_gen2_0_debug_mem_slave_waitrequest), //                          .waitrequest
  155.         .debug_mem_slave_write               (mm_interconnect_0_nios2_gen2_0_debug_mem_slave_write),       //                          .write
  156.         .debug_mem_slave_writedata           (mm_interconnect_0_nios2_gen2_0_debug_mem_slave_writedata),   //                          .writedata
  157.         .dummy_ci_port                       ()                                                            // custom_instruction_master.readra
  158.     );
  159.  
  160.     lab9_soc_onchip_memory2_0 onchip_memory2_0 (
  161.         .clk        (clk_clk),                                          //   clk1.clk
  162.         .address    (mm_interconnect_0_onchip_memory2_0_s1_address),    //     s1.address
  163.         .clken      (mm_interconnect_0_onchip_memory2_0_s1_clken),      //       .clken
  164.         .chipselect (mm_interconnect_0_onchip_memory2_0_s1_chipselect), //       .chipselect
  165.         .write      (mm_interconnect_0_onchip_memory2_0_s1_write),      //       .write
  166.         .readdata   (mm_interconnect_0_onchip_memory2_0_s1_readdata),   //       .readdata
  167.         .writedata  (mm_interconnect_0_onchip_memory2_0_s1_writedata),  //       .writedata
  168.         .byteenable (mm_interconnect_0_onchip_memory2_0_s1_byteenable), //       .byteenable
  169.         .reset      (rst_controller_reset_out_reset),                   // reset1.reset
  170.         .reset_req  (rst_controller_reset_out_reset_req),               //       .reset_req
  171.         .freeze     (1'b0)                                              // (terminated)
  172.     );
  173.  
  174.     lab9_soc_sdram sdram (
  175.         .clk            (sdram_pll_c0_clk),                         //   clk.clk
  176.         .reset_n        (~rst_controller_002_reset_out_reset),      // reset.reset_n
  177.         .az_addr        (mm_interconnect_0_sdram_s1_address),       //    s1.address
  178.         .az_be_n        (~mm_interconnect_0_sdram_s1_byteenable),   //      .byteenable_n
  179.         .az_cs          (mm_interconnect_0_sdram_s1_chipselect),    //      .chipselect
  180.         .az_data        (mm_interconnect_0_sdram_s1_writedata),     //      .writedata
  181.         .az_rd_n        (~mm_interconnect_0_sdram_s1_read),         //      .read_n
  182.         .az_wr_n        (~mm_interconnect_0_sdram_s1_write),        //      .write_n
  183.         .za_data        (mm_interconnect_0_sdram_s1_readdata),      //      .readdata
  184.         .za_valid       (mm_interconnect_0_sdram_s1_readdatavalid), //      .readdatavalid
  185.         .za_waitrequest (mm_interconnect_0_sdram_s1_waitrequest),   //      .waitrequest
  186.         .zs_addr        (sdram_wire_addr),                          //  wire.export
  187.         .zs_ba          (sdram_wire_ba),                            //      .export
  188.         .zs_cas_n       (sdram_wire_cas_n),                         //      .export
  189.         .zs_cke         (sdram_wire_cke),                           //      .export
  190.         .zs_cs_n        (sdram_wire_cs_n),                          //      .export
  191.         .zs_dq          (sdram_wire_dq),                            //      .export
  192.         .zs_dqm         (sdram_wire_dqm),                           //      .export
  193.         .zs_ras_n       (sdram_wire_ras_n),                         //      .export
  194.         .zs_we_n        (sdram_wire_we_n)                           //      .export
  195.     );
  196.  
  197.     lab9_soc_sdram_pll sdram_pll (
  198.         .clk                (clk_clk),                                         //       inclk_interface.clk
  199.         .reset              (rst_controller_reset_out_reset),                  // inclk_interface_reset.reset
  200.         .read               (mm_interconnect_0_sdram_pll_pll_slave_read),      //             pll_slave.read
  201.         .write              (mm_interconnect_0_sdram_pll_pll_slave_write),     //                      .write
  202.         .address            (mm_interconnect_0_sdram_pll_pll_slave_address),   //                      .address
  203.         .readdata           (mm_interconnect_0_sdram_pll_pll_slave_readdata),  //                      .readdata
  204.         .writedata          (mm_interconnect_0_sdram_pll_pll_slave_writedata), //                      .writedata
  205.         .c0                 (sdram_pll_c0_clk),                                //                    c0.clk
  206.         .c1                 (sdram_clk_clk),                                   //                    c1.clk
  207.         .scandone           (),                                                //           (terminated)
  208.         .scandataout        (),                                                //           (terminated)
  209.         .areset             (1'b0),                                            //           (terminated)
  210.         .locked             (),                                                //           (terminated)
  211.         .phasedone          (),                                                //           (terminated)
  212.         .phasecounterselect (4'b0000),                                         //           (terminated)
  213.         .phaseupdown        (1'b0),                                            //           (terminated)
  214.         .phasestep          (1'b0),                                            //           (terminated)
  215.         .scanclk            (1'b0),                                            //           (terminated)
  216.         .scanclkena         (1'b0),                                            //           (terminated)
  217.         .scandata           (1'b0),                                            //           (terminated)
  218.         .configupdate       (1'b0)                                             //           (terminated)
  219.     );
  220.  
  221.     lab9_soc_sysid_qsys_0 sysid_qsys_0 (
  222.         .clock    (clk_clk),                                               //           clk.clk
  223.         .reset_n  (~rst_controller_reset_out_reset),                       //         reset.reset_n
  224.         .readdata (mm_interconnect_0_sysid_qsys_0_control_slave_readdata), // control_slave.readdata
  225.         .address  (mm_interconnect_0_sysid_qsys_0_control_slave_address)   //              .address
  226.     );
  227.  
  228.     lab9_soc_mm_interconnect_0 mm_interconnect_0 (
  229.         .clk_0_clk_clk                                  (clk_clk),                                                     //                                clk_0_clk.clk
  230.         .sdram_pll_c0_clk                               (sdram_pll_c0_clk),                                            //                             sdram_pll_c0.clk
  231.         .jtag_uart_0_reset_reset_bridge_in_reset_reset  (rst_controller_001_reset_out_reset),                          //  jtag_uart_0_reset_reset_bridge_in_reset.reset
  232.         .nios2_gen2_0_reset_reset_bridge_in_reset_reset (rst_controller_reset_out_reset),                              // nios2_gen2_0_reset_reset_bridge_in_reset.reset
  233.         .sdram_reset_reset_bridge_in_reset_reset        (rst_controller_002_reset_out_reset),                          //        sdram_reset_reset_bridge_in_reset.reset
  234.         .nios2_gen2_0_data_master_address               (nios2_gen2_0_data_master_address),                            //                 nios2_gen2_0_data_master.address
  235.         .nios2_gen2_0_data_master_waitrequest           (nios2_gen2_0_data_master_waitrequest),                        //                                         .waitrequest
  236.         .nios2_gen2_0_data_master_byteenable            (nios2_gen2_0_data_master_byteenable),                         //                                         .byteenable
  237.         .nios2_gen2_0_data_master_read                  (nios2_gen2_0_data_master_read),                               //                                         .read
  238.         .nios2_gen2_0_data_master_readdata              (nios2_gen2_0_data_master_readdata),                           //                                         .readdata
  239.         .nios2_gen2_0_data_master_write                 (nios2_gen2_0_data_master_write),                              //                                         .write
  240.         .nios2_gen2_0_data_master_writedata             (nios2_gen2_0_data_master_writedata),                          //                                         .writedata
  241.         .nios2_gen2_0_data_master_debugaccess           (nios2_gen2_0_data_master_debugaccess),                        //                                         .debugaccess
  242.         .nios2_gen2_0_instruction_master_address        (nios2_gen2_0_instruction_master_address),                     //          nios2_gen2_0_instruction_master.address
  243.         .nios2_gen2_0_instruction_master_waitrequest    (nios2_gen2_0_instruction_master_waitrequest),                 //                                         .waitrequest
  244.         .nios2_gen2_0_instruction_master_read           (nios2_gen2_0_instruction_master_read),                        //                                         .read
  245.         .nios2_gen2_0_instruction_master_readdata       (nios2_gen2_0_instruction_master_readdata),                    //                                         .readdata
  246.         .AES_AES_Slave_address                          (mm_interconnect_0_aes_aes_slave_address),                     //                            AES_AES_Slave.address
  247.         .AES_AES_Slave_write                            (mm_interconnect_0_aes_aes_slave_write),                       //                                         .write
  248.         .AES_AES_Slave_read                             (mm_interconnect_0_aes_aes_slave_read),                        //                                         .read
  249.         .AES_AES_Slave_readdata                         (mm_interconnect_0_aes_aes_slave_readdata),                    //                                         .readdata
  250.         .AES_AES_Slave_writedata                        (mm_interconnect_0_aes_aes_slave_writedata),                   //                                         .writedata
  251.         .AES_AES_Slave_byteenable                       (mm_interconnect_0_aes_aes_slave_byteenable),                  //                                         .byteenable
  252.         .AES_AES_Slave_chipselect                       (mm_interconnect_0_aes_aes_slave_chipselect),                  //                                         .chipselect
  253.         .jtag_uart_0_avalon_jtag_slave_address          (mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_address),     //            jtag_uart_0_avalon_jtag_slave.address
  254.         .jtag_uart_0_avalon_jtag_slave_write            (mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_write),       //                                         .write
  255.         .jtag_uart_0_avalon_jtag_slave_read             (mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_read),        //                                         .read
  256.         .jtag_uart_0_avalon_jtag_slave_readdata         (mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_readdata),    //                                         .readdata
  257.         .jtag_uart_0_avalon_jtag_slave_writedata        (mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_writedata),   //                                         .writedata
  258.         .jtag_uart_0_avalon_jtag_slave_waitrequest      (mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_waitrequest), //                                         .waitrequest
  259.         .jtag_uart_0_avalon_jtag_slave_chipselect       (mm_interconnect_0_jtag_uart_0_avalon_jtag_slave_chipselect),  //                                         .chipselect
  260.         .nios2_gen2_0_debug_mem_slave_address           (mm_interconnect_0_nios2_gen2_0_debug_mem_slave_address),      //             nios2_gen2_0_debug_mem_slave.address
  261.         .nios2_gen2_0_debug_mem_slave_write             (mm_interconnect_0_nios2_gen2_0_debug_mem_slave_write),        //                                         .write
  262.         .nios2_gen2_0_debug_mem_slave_read              (mm_interconnect_0_nios2_gen2_0_debug_mem_slave_read),         //                                         .read
  263.         .nios2_gen2_0_debug_mem_slave_readdata          (mm_interconnect_0_nios2_gen2_0_debug_mem_slave_readdata),     //                                         .readdata
  264.         .nios2_gen2_0_debug_mem_slave_writedata         (mm_interconnect_0_nios2_gen2_0_debug_mem_slave_writedata),    //                                         .writedata
  265.         .nios2_gen2_0_debug_mem_slave_byteenable        (mm_interconnect_0_nios2_gen2_0_debug_mem_slave_byteenable),   //                                         .byteenable
  266.         .nios2_gen2_0_debug_mem_slave_waitrequest       (mm_interconnect_0_nios2_gen2_0_debug_mem_slave_waitrequest),  //                                         .waitrequest
  267.         .nios2_gen2_0_debug_mem_slave_debugaccess       (mm_interconnect_0_nios2_gen2_0_debug_mem_slave_debugaccess),  //                                         .debugaccess
  268.         .onchip_memory2_0_s1_address                    (mm_interconnect_0_onchip_memory2_0_s1_address),               //                      onchip_memory2_0_s1.address
  269.         .onchip_memory2_0_s1_write                      (mm_interconnect_0_onchip_memory2_0_s1_write),                 //                                         .write
  270.         .onchip_memory2_0_s1_readdata                   (mm_interconnect_0_onchip_memory2_0_s1_readdata),              //                                         .readdata
  271.         .onchip_memory2_0_s1_writedata                  (mm_interconnect_0_onchip_memory2_0_s1_writedata),             //                                         .writedata
  272.         .onchip_memory2_0_s1_byteenable                 (mm_interconnect_0_onchip_memory2_0_s1_byteenable),            //                                         .byteenable
  273.         .onchip_memory2_0_s1_chipselect                 (mm_interconnect_0_onchip_memory2_0_s1_chipselect),            //                                         .chipselect
  274.         .onchip_memory2_0_s1_clken                      (mm_interconnect_0_onchip_memory2_0_s1_clken),                 //                                         .clken
  275.         .sdram_s1_address                               (mm_interconnect_0_sdram_s1_address),                          //                                 sdram_s1.address
  276.         .sdram_s1_write                                 (mm_interconnect_0_sdram_s1_write),                            //                                         .write
  277.         .sdram_s1_read                                  (mm_interconnect_0_sdram_s1_read),                             //                                         .read
  278.         .sdram_s1_readdata                              (mm_interconnect_0_sdram_s1_readdata),                         //                                         .readdata
  279.         .sdram_s1_writedata                             (mm_interconnect_0_sdram_s1_writedata),                        //                                         .writedata
  280.         .sdram_s1_byteenable                            (mm_interconnect_0_sdram_s1_byteenable),                       //                                         .byteenable
  281.         .sdram_s1_readdatavalid                         (mm_interconnect_0_sdram_s1_readdatavalid),                    //                                         .readdatavalid
  282.         .sdram_s1_waitrequest                           (mm_interconnect_0_sdram_s1_waitrequest),                      //                                         .waitrequest
  283.         .sdram_s1_chipselect                            (mm_interconnect_0_sdram_s1_chipselect),                       //                                         .chipselect
  284.         .sdram_pll_pll_slave_address                    (mm_interconnect_0_sdram_pll_pll_slave_address),               //                      sdram_pll_pll_slave.address
  285.         .sdram_pll_pll_slave_write                      (mm_interconnect_0_sdram_pll_pll_slave_write),                 //                                         .write
  286.         .sdram_pll_pll_slave_read                       (mm_interconnect_0_sdram_pll_pll_slave_read),                  //                                         .read
  287.         .sdram_pll_pll_slave_readdata                   (mm_interconnect_0_sdram_pll_pll_slave_readdata),              //                                         .readdata
  288.         .sdram_pll_pll_slave_writedata                  (mm_interconnect_0_sdram_pll_pll_slave_writedata),             //                                         .writedata
  289.         .sysid_qsys_0_control_slave_address             (mm_interconnect_0_sysid_qsys_0_control_slave_address),        //               sysid_qsys_0_control_slave.address
  290.         .sysid_qsys_0_control_slave_readdata            (mm_interconnect_0_sysid_qsys_0_control_slave_readdata),       //                                         .readdata
  291.         .TIMER_s1_address                               (mm_interconnect_0_timer_s1_address),                          //                                 TIMER_s1.address
  292.         .TIMER_s1_write                                 (mm_interconnect_0_timer_s1_write),                            //                                         .write
  293.         .TIMER_s1_readdata                              (mm_interconnect_0_timer_s1_readdata),                         //                                         .readdata
  294.         .TIMER_s1_writedata                             (mm_interconnect_0_timer_s1_writedata),                        //                                         .writedata
  295.         .TIMER_s1_chipselect                            (mm_interconnect_0_timer_s1_chipselect)                        //                                         .chipselect
  296.     );
  297.  
  298.     lab9_soc_irq_mapper irq_mapper (
  299.         .clk           (clk_clk),                        //       clk.clk
  300.         .reset         (rst_controller_reset_out_reset), // clk_reset.reset
  301.         .receiver0_irq (irq_mapper_receiver0_irq),       // receiver0.irq
  302.         .receiver1_irq (irq_mapper_receiver1_irq),       // receiver1.irq
  303.         .sender_irq    (nios2_gen2_0_irq_irq)            //    sender.irq
  304.     );
  305.  
  306.     altera_reset_controller #(
  307.         .NUM_RESET_INPUTS          (2),
  308.         .OUTPUT_RESET_SYNC_EDGES   ("deassert"),
  309.         .SYNC_DEPTH                (2),
  310.         .RESET_REQUEST_PRESENT     (1),
  311.         .RESET_REQ_WAIT_TIME       (1),
  312.         .MIN_RST_ASSERTION_TIME    (3),
  313.         .RESET_REQ_EARLY_DSRT_TIME (1),
  314.         .USE_RESET_REQUEST_IN0     (0),
  315.         .USE_RESET_REQUEST_IN1     (0),
  316.         .USE_RESET_REQUEST_IN2     (0),
  317.         .USE_RESET_REQUEST_IN3     (0),
  318.         .USE_RESET_REQUEST_IN4     (0),
  319.         .USE_RESET_REQUEST_IN5     (0),
  320.         .USE_RESET_REQUEST_IN6     (0),
  321.         .USE_RESET_REQUEST_IN7     (0),
  322.         .USE_RESET_REQUEST_IN8     (0),
  323.         .USE_RESET_REQUEST_IN9     (0),
  324.         .USE_RESET_REQUEST_IN10    (0),
  325.         .USE_RESET_REQUEST_IN11    (0),
  326.         .USE_RESET_REQUEST_IN12    (0),
  327.         .USE_RESET_REQUEST_IN13    (0),
  328.         .USE_RESET_REQUEST_IN14    (0),
  329.         .USE_RESET_REQUEST_IN15    (0),
  330.         .ADAPT_RESET_REQUEST       (0)
  331.     ) rst_controller (
  332.         .reset_in0      (~reset_reset_n),                         // reset_in0.reset
  333.         .reset_in1      (nios2_gen2_0_debug_reset_request_reset), // reset_in1.reset
  334.         .clk            (clk_clk),                                //       clk.clk
  335.         .reset_out      (rst_controller_reset_out_reset),         // reset_out.reset
  336.         .reset_req      (rst_controller_reset_out_reset_req),     //          .reset_req
  337.         .reset_req_in0  (1'b0),                                   // (terminated)
  338.         .reset_req_in1  (1'b0),                                   // (terminated)
  339.         .reset_in2      (1'b0),                                   // (terminated)
  340.         .reset_req_in2  (1'b0),                                   // (terminated)
  341.         .reset_in3      (1'b0),                                   // (terminated)
  342.         .reset_req_in3  (1'b0),                                   // (terminated)
  343.         .reset_in4      (1'b0),                                   // (terminated)
  344.         .reset_req_in4  (1'b0),                                   // (terminated)
  345.         .reset_in5      (1'b0),                                   // (terminated)
  346.         .reset_req_in5  (1'b0),                                   // (terminated)
  347.         .reset_in6      (1'b0),                                   // (terminated)
  348.         .reset_req_in6  (1'b0),                                   // (terminated)
  349.         .reset_in7      (1'b0),                                   // (terminated)
  350.         .reset_req_in7  (1'b0),                                   // (terminated)
  351.         .reset_in8      (1'b0),                                   // (terminated)
  352.         .reset_req_in8  (1'b0),                                   // (terminated)
  353.         .reset_in9      (1'b0),                                   // (terminated)
  354.         .reset_req_in9  (1'b0),                                   // (terminated)
  355.         .reset_in10     (1'b0),                                   // (terminated)
  356.         .reset_req_in10 (1'b0),                                   // (terminated)
  357.         .reset_in11     (1'b0),                                   // (terminated)
  358.         .reset_req_in11 (1'b0),                                   // (terminated)
  359.         .reset_in12     (1'b0),                                   // (terminated)
  360.         .reset_req_in12 (1'b0),                                   // (terminated)
  361.         .reset_in13     (1'b0),                                   // (terminated)
  362.         .reset_req_in13 (1'b0),                                   // (terminated)
  363.         .reset_in14     (1'b0),                                   // (terminated)
  364.         .reset_req_in14 (1'b0),                                   // (terminated)
  365.         .reset_in15     (1'b0),                                   // (terminated)
  366.         .reset_req_in15 (1'b0)                                    // (terminated)
  367.     );
  368.  
  369.     altera_reset_controller #(
  370.         .NUM_RESET_INPUTS          (1),
  371.         .OUTPUT_RESET_SYNC_EDGES   ("deassert"),
  372.         .SYNC_DEPTH                (2),
  373.         .RESET_REQUEST_PRESENT     (0),
  374.         .RESET_REQ_WAIT_TIME       (1),
  375.         .MIN_RST_ASSERTION_TIME    (3),
  376.         .RESET_REQ_EARLY_DSRT_TIME (1),
  377.         .USE_RESET_REQUEST_IN0     (0),
  378.         .USE_RESET_REQUEST_IN1     (0),
  379.         .USE_RESET_REQUEST_IN2     (0),
  380.         .USE_RESET_REQUEST_IN3     (0),
  381.         .USE_RESET_REQUEST_IN4     (0),
  382.         .USE_RESET_REQUEST_IN5     (0),
  383.         .USE_RESET_REQUEST_IN6     (0),
  384.         .USE_RESET_REQUEST_IN7     (0),
  385.         .USE_RESET_REQUEST_IN8     (0),
  386.         .USE_RESET_REQUEST_IN9     (0),
  387.         .USE_RESET_REQUEST_IN10    (0),
  388.         .USE_RESET_REQUEST_IN11    (0),
  389.         .USE_RESET_REQUEST_IN12    (0),
  390.         .USE_RESET_REQUEST_IN13    (0),
  391.         .USE_RESET_REQUEST_IN14    (0),
  392.         .USE_RESET_REQUEST_IN15    (0),
  393.         .ADAPT_RESET_REQUEST       (0)
  394.     ) rst_controller_001 (
  395.         .reset_in0      (~reset_reset_n),                     // reset_in0.reset
  396.         .clk            (clk_clk),                            //       clk.clk
  397.         .reset_out      (rst_controller_001_reset_out_reset), // reset_out.reset
  398.         .reset_req      (),                                   // (terminated)
  399.         .reset_req_in0  (1'b0),                               // (terminated)
  400.         .reset_in1      (1'b0),                               // (terminated)
  401.         .reset_req_in1  (1'b0),                               // (terminated)
  402.         .reset_in2      (1'b0),                               // (terminated)
  403.         .reset_req_in2  (1'b0),                               // (terminated)
  404.         .reset_in3      (1'b0),                               // (terminated)
  405.         .reset_req_in3  (1'b0),                               // (terminated)
  406.         .reset_in4      (1'b0),                               // (terminated)
  407.         .reset_req_in4  (1'b0),                               // (terminated)
  408.         .reset_in5      (1'b0),                               // (terminated)
  409.         .reset_req_in5  (1'b0),                               // (terminated)
  410.         .reset_in6      (1'b0),                               // (terminated)
  411.         .reset_req_in6  (1'b0),                               // (terminated)
  412.         .reset_in7      (1'b0),                               // (terminated)
  413.         .reset_req_in7  (1'b0),                               // (terminated)
  414.         .reset_in8      (1'b0),                               // (terminated)
  415.         .reset_req_in8  (1'b0),                               // (terminated)
  416.         .reset_in9      (1'b0),                               // (terminated)
  417.         .reset_req_in9  (1'b0),                               // (terminated)
  418.         .reset_in10     (1'b0),                               // (terminated)
  419.         .reset_req_in10 (1'b0),                               // (terminated)
  420.         .reset_in11     (1'b0),                               // (terminated)
  421.         .reset_req_in11 (1'b0),                               // (terminated)
  422.         .reset_in12     (1'b0),                               // (terminated)
  423.         .reset_req_in12 (1'b0),                               // (terminated)
  424.         .reset_in13     (1'b0),                               // (terminated)
  425.         .reset_req_in13 (1'b0),                               // (terminated)
  426.         .reset_in14     (1'b0),                               // (terminated)
  427.         .reset_req_in14 (1'b0),                               // (terminated)
  428.         .reset_in15     (1'b0),                               // (terminated)
  429.         .reset_req_in15 (1'b0)                                // (terminated)
  430.     );
  431.  
  432.     altera_reset_controller #(
  433.         .NUM_RESET_INPUTS          (2),
  434.         .OUTPUT_RESET_SYNC_EDGES   ("deassert"),
  435.         .SYNC_DEPTH                (2),
  436.         .RESET_REQUEST_PRESENT     (0),
  437.         .RESET_REQ_WAIT_TIME       (1),
  438.         .MIN_RST_ASSERTION_TIME    (3),
  439.         .RESET_REQ_EARLY_DSRT_TIME (1),
  440.         .USE_RESET_REQUEST_IN0     (0),
  441.         .USE_RESET_REQUEST_IN1     (0),
  442.         .USE_RESET_REQUEST_IN2     (0),
  443.         .USE_RESET_REQUEST_IN3     (0),
  444.         .USE_RESET_REQUEST_IN4     (0),
  445.         .USE_RESET_REQUEST_IN5     (0),
  446.         .USE_RESET_REQUEST_IN6     (0),
  447.         .USE_RESET_REQUEST_IN7     (0),
  448.         .USE_RESET_REQUEST_IN8     (0),
  449.         .USE_RESET_REQUEST_IN9     (0),
  450.         .USE_RESET_REQUEST_IN10    (0),
  451.         .USE_RESET_REQUEST_IN11    (0),
  452.         .USE_RESET_REQUEST_IN12    (0),
  453.         .USE_RESET_REQUEST_IN13    (0),
  454.         .USE_RESET_REQUEST_IN14    (0),
  455.         .USE_RESET_REQUEST_IN15    (0),
  456.         .ADAPT_RESET_REQUEST       (0)
  457.     ) rst_controller_002 (
  458.         .reset_in0      (~reset_reset_n),                         // reset_in0.reset
  459.         .reset_in1      (nios2_gen2_0_debug_reset_request_reset), // reset_in1.reset
  460.         .clk            (sdram_pll_c0_clk),                       //       clk.clk
  461.         .reset_out      (rst_controller_002_reset_out_reset),     // reset_out.reset
  462.         .reset_req      (),                                       // (terminated)
  463.         .reset_req_in0  (1'b0),                                   // (terminated)
  464.         .reset_req_in1  (1'b0),                                   // (terminated)
  465.         .reset_in2      (1'b0),                                   // (terminated)
  466.         .reset_req_in2  (1'b0),                                   // (terminated)
  467.         .reset_in3      (1'b0),                                   // (terminated)
  468.         .reset_req_in3  (1'b0),                                   // (terminated)
  469.         .reset_in4      (1'b0),                                   // (terminated)
  470.         .reset_req_in4  (1'b0),                                   // (terminated)
  471.         .reset_in5      (1'b0),                                   // (terminated)
  472.         .reset_req_in5  (1'b0),                                   // (terminated)
  473.         .reset_in6      (1'b0),                                   // (terminated)
  474.         .reset_req_in6  (1'b0),                                   // (terminated)
  475.         .reset_in7      (1'b0),                                   // (terminated)
  476.         .reset_req_in7  (1'b0),                                   // (terminated)
  477.         .reset_in8      (1'b0),                                   // (terminated)
  478.         .reset_req_in8  (1'b0),                                   // (terminated)
  479.         .reset_in9      (1'b0),                                   // (terminated)
  480.         .reset_req_in9  (1'b0),                                   // (terminated)
  481.         .reset_in10     (1'b0),                                   // (terminated)
  482.         .reset_req_in10 (1'b0),                                   // (terminated)
  483.         .reset_in11     (1'b0),                                   // (terminated)
  484.         .reset_req_in11 (1'b0),                                   // (terminated)
  485.         .reset_in12     (1'b0),                                   // (terminated)
  486.         .reset_req_in12 (1'b0),                                   // (terminated)
  487.         .reset_in13     (1'b0),                                   // (terminated)
  488.         .reset_req_in13 (1'b0),                                   // (terminated)
  489.         .reset_in14     (1'b0),                                   // (terminated)
  490.         .reset_req_in14 (1'b0),                                   // (terminated)
  491.         .reset_in15     (1'b0),                                   // (terminated)
  492.         .reset_req_in15 (1'b0)                                    // (terminated)
  493.     );
  494.  
  495. endmodule
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