Teste

module teste(SW, LEDG);
// Declaração de entradas/saidas
input [2:0]SW;
output [7:0]LEDG;

wire sel_n, sel_a, sel_b;

not n1(sel_n, SW[0]);
and a1 (sel_b, SW[2], sel_n);
and a2 (sel_a, SW[1], SW[0]);
or o1(LEDG[7], sel_b, sel_a);

endmodule