module SPI_slave #(
    parameter data_width = 16
  )(
    input wire clk,  // Тактовая частота, относительно высокочастотная.
    input wire n_cs, // Выбор ведомого SPI
    input wire mosi, // Вход данных SPI
    output reg miso, // Выход данных SPI
    input wire sclk, // Тактовый сигнал SPI

    input wire [data_width - 1:0] data_tx, // Это то что модуль будет выдавать в SPI.
    output reg [data_width - 1:0] data_rx, // Это то что принялось SPI.
    output reg data_valid = 1'b0 // Это сигнал того что принялось целое слово по SPI, импульс длительностью в 1 период.
  );

  reg sclk_perv = 1'b0;
  reg [$clog2(data_width) - 1:0] cnt = 'b0;

  always @(posedge clk) begin
    if (n_cs) begin
      sclk_perv <= 1'b0;
      cnt <= 'b0;
      data_valid <= 1'b0;
    end else begin
      sclk_perv <= sclk;
      data_valid <= 1'b0;

      if (sclk_perv == 0 && sclk == 1) begin
        miso <= data_tx[data_width - cnt - 1'b1];
      end

      if (sclk_perv == 1 && sclk == 0) begin
        data_rx <= {data_rx[data_width - 2:0], mosi};
        if (cnt == data_width - 1) begin
          cnt <= 'b0;
          data_valid <= 1'b1;
        end else begin
          cnt <= cnt + 1'b1;
        end
      end
    end
  end
endmodule

module SPI_addresable #(
    parameter data_width = 16
  )(
    input wire clk, // Общий высокочастотный тактовый сигнал.
    // SPI
    input wire n_cs,
    input wire mosi,
    output wire miso,
    input wire sclk,

    // А это для подключения к памяти.
    input wire [data_width - 1:0] data_in,
    output wire [data_width - 1:0] data_out,
    output reg [data_width - 2:0] addr = 'b0,
    output reg data_rd = 1'b0,
    output reg data_we = 1'b0
  );

  reg wr_enable = 1'b0;
  reg status = 1'b0;

  wire data_valid;

  always @(posedge clk) begin
    if (n_cs) begin
      addr <= 'b0;
      wr_enable <= 1'b0;
      status <= 1'b0;
    end else if (data_valid) begin
      if (status) begin
        data_rd <= 1'b1;
        data_we <= 1'b1;
        addr <= addr + 1'b1;
      end else begin
        status <= 1'b1;
        addr <= data_out[data_width - 2:0];
        wr_enable <= data_out[data_width - 1];
        data_rd <= 1'b1;
      end
    end else begin
      data_rd <= 1'b0;
      data_we <= 1'b0;
    end
  end

  SPI_slave #(
    .data_width(data_width)
  ) SPI_slave_inst (
    .clk(clk),
    .n_cs(n_cs),
    .mosi(mosi),
    .miso(miso),
    .sclk(sclk),
    .data_tx(data_in),
    .data_rx(data_out),
    .data_valid(data_valid)
  );
endmodule

module SPI_addresable_tb;
  reg clk = 1'b0;
  reg n_cs = 1'b1;
  reg mosi = 1'b0;
  reg sclk = 1'b0;
  wire [15:0] data_out;
  wire [14:0] addr;
  wire data_rd;
  wire data_we;
  integer i;

  always
    #10 clk = !clk;

  task send_word(input [15:0] data);
  begin
    for (i = 15; i >= 0; i = i - 1) begin
      mosi = data[i];
      sclk = 1'b1;
      #100 sclk = 1'b0;
      #100;
    end
  end
  endtask

  initial begin
    #200;
    n_cs = 1'b0;
    send_word(16'b1000_0000_0000_0000); #200;
    send_word(16'h1234); #200;
    send_word(16'h5678); #200;
    send_word(16'habcd); #200;
    n_cs = 1'b1;
  end

  SPI_addresable SPI_addresable_inst (
    .clk(clk),
    .n_cs(n_cs),
    .mosi(mosi),
    .miso(miso),
    .sclk(sclk),

    .data_in(16'h3214),
    .data_out(data_out),
    .addr(addr),
    .data_rd(data_rd),
    .data_we(data_we)
  );
endmodule

module SPI_slave_tb;
  reg clk = 1'b0;
  reg n_cs = 1'b1;
  reg mosi = 1'b0;
  reg sclk = 1'b0;
  wire [15:0] data_out;
  wire data_valid;
  integer i;

  always
    #10 clk = !clk;

  task send_bit(input data);
  begin
    mosi = data;
    sclk = 1'b1;
    #100 sclk = 1'b0;
    #100;
  end
  endtask

  task send_word(input [15:0] data);
  begin
    for (i = 15; i >= 0; i = i - 1) begin
      send_bit(data[i]);
    end
  end
  endtask

  initial begin
    #200;
    n_cs = 1'b0;
    send_word(16'hF00F);
    n_cs = 1'b1;
  end

  SPI_slave SPI_slave_inst (
    .clk(clk),
    .n_cs(n_cs),
    .mosi(mosi),
    .miso(miso),
    .sclk(sclk),
    .data_tx(16'hF00F),
    .data_rx(data_out),
    .data_valid(data_valid)
  );
endmodule