--dzielnik_czt



library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity dzielnik_czt is
    port (
        CLK_i : in  STD_LOGIC;
        RST_i  : in  STD_LOGIC;
        led7 : out STD_LOGIC
    );
end dzielnik_czt;

architecture behavioral of dzielnik_czt is

    constant N : integer := 50000;
     signal wynik: STD_LOGIC := '0';
     signal licz : integer range 0 to (N - 1);

        begin

         dzielnik_czestot: process (RST_i, CLK_i)
                begin
              if (RST_i = '1') then
                    wynik <= '0';
                    licz <= 0;
              elsif (rising_edge(CLK_i)) then
                          licz <= licz + 1;
                                if( N = 2) then
                                    wynik <= not(wynik);
                                    licz <= 0;
                                elsif(licz = (N/2)) then
                                    wynik <= '1';
                                elsif(licz = (N - 1)) then
                                    wynik <= '0';
                                    licz <= 0;
                                end if;
              end if;
            end process dzielnik_czestot;

    led7 <= wynik;

end Behavioral;