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module bcdcounter_ms(rst, clk, valor,sf);
    input rst, clk,sf; // reset, clock, contador ascendente o descendente, frecuencia.
    output reg[15:0] valor; // 3 digitos BCD
    reg [15:0] valor_siguiente;
    wire d0_9;//indica si llega de 0 a 9
    wire d1_9;//indica si llega de 0 a 9
    wire d2_9;//indica si llega de 0 a 9
    wire d3_9;//indica si llega de 0 a 9
     wire clk2;

     reg clk3;

    assign d0_9=(valor[3:0]==4'd9);
    assign d1_9=(valor[7:4]==4'd9);
    assign d2_9=(valor[11:8]==4'd9);
    assign d3_9=(valor[15:12]==4'd9);

     clk_dos m2(clk,clk2);

     always@(*)begin
        if(sf)
            clk3=clk2;
        else
            clk3=clk;
     end

 always@(*)
        if(d0_9)
            valor_siguiente[3:0] = 4'd0;
        else
            valor_siguiente[3:0] = valor[3:0] + 4'd1;

    always@(*)
        case({d1_9,d0_9})
            2'b01:valor_siguiente[7:4] = valor[7:4] + 4'd1;
            2'b11:valor_siguiente[7:4] = 4'd0;
            default:valor_siguiente[7:4] = valor[7:4];
        endcase

    always@(*)
        case({d2_9,d1_9,d0_9})
            3'b011:valor_siguiente[11:8] = valor[11:8] + 4'd1;
            3'b111:valor_siguiente[11:8] = 4'd0;
            default:valor_siguiente[11:8] = valor[11:8];
        endcase

    always@(*)
    case({d3_9,d2_9,d1_9,d0_9})
        4'b0111:valor_siguiente[15:12] = valor[15:12] + 4'd1;
        4'b1111:valor_siguiente[15:12] = 4'd0;
        default:valor_siguiente[15:12] = valor[15:12];

    always@(posedge clk3 or posedge rst)begin
        if(rst)
            valor <= 12'd0;

        else valor <= valor_siguiente;
    end

endmodule

module clk_dos(clk,clk_out);
 input clk;
 output clk_out;
 reg a=0;
 reg b;

 always @(*)
 b=a+1;


 always @(posedge clk)begin
 a<=b;
 end


 assign clk_out=a;

endmodule