reg [31:0] ilas_mem[0:3];

initial begin
    ilas_mem[0][15:0] = 8'h00;
    ilas_mem[0][23:16] = 8'h00;  // DID
    ilas_mem[0][27:24] = 4'h0;   // BID
    ilas_mem[0][31:28] = 4'h0;   // ADJCNT
    ilas_mem[1][4:0] = 5'h00;    // LID
    ilas_mem[1][5] = 1'b0;       // PHADJ
    ilas_mem[1][6] = 1'b0;       // ADJDIR
    ilas_mem[1][7] = 1'b0;       // X
    ilas_mem[1][12:8] = 5'h3;    // L
    ilas_mem[1][14:13] = 2'b00;  // X
    ilas_mem[1][15] = 1'b1;      // SCR
    ilas_mem[1][23:16] = 8'h00;  // F
    ilas_mem[1][28:24] = 5'h1f;  // K
    ilas_mem[1][31:29] = 3'b000; // X
    ilas_mem[2][7:0] = 8'h01;    // M
    ilas_mem[2][12:8] = 5'h0f;   // N
    ilas_mem[2][13] = 1'b0;      // X
    ilas_mem[2][15:14] = 2'h0;   // CS
    ilas_mem[2][20:16] = 5'h0f;  // N'
    ilas_mem[2][23:21] = 3'h1;   // SUBCLASSV
    ilas_mem[2][28:24] = 5'h00;  // S
    ilas_mem[2][31:29] = 3'h1;   // JESDV
    ilas_mem[3][4:0] = 5'h00;    // CF
    ilas_mem[3][6:5] = 2'b00;    // X
    ilas_mem[3][7] = 1'b1;       // HD
    ilas_mem[3][23:8] = 16'h00; // X
    ilas_mem[3][31:24] = 8'h00;  // FCHK
    ilas_mem[3][31:24] = ilas_mem[0][23:16] + ilas_mem[0][31:24] +
    ilas_mem[1][7:0] + ilas_mem[1][15:8] + ilas_mem[1][23:16] + ilas_mem[1][31:24] +
    ilas_mem[2][7:0] + ilas_mem[2][15:8] + ilas_mem[2][23:16] + ilas_mem[2][31:24] +
    ilas_mem[3][7:0] + ilas_mem[3][15:8] + ilas_mem[3][23:16];

end

always @(posedge clk) begin
    if (ilas_config_rd == 1'b1) begin
        ilas_config_data <= ilas_mem[ilas_config_addr];
    end
end