API tools faq
paste
Advertisement
Guest User

Untitled

a guest
Mar 27th, 2015
294
0
Never
Add comment
Not a member of Pastebin yet? Sign Up, it unlocks many cool features!
VeriLog 26.93 KB | None | 0 0
raw download clone embed print report
  1. //////////////////////////////////////////////////////////////////////
  2. //
  3. // ORPSoC top for de0_nano board
  4. //
  5. // Instantiates modules, depending on ORPSoC defines file
  6. //
  7. // Copyright (C) 2013 Stefan Kristiansson
  8. //  <[email protected]
  9. //
  10. // Based on de1 board by
  11. // Franck Jullien, [email protected]
  12. // Which probably was based on the or1200-generic board by
  13. // Olof Kindgren, which in turn was based on orpsocv2 boards by
  14. // Julius Baxter.
  15. //
  16. //////////////////////////////////////////////////////////////////////
  17. //
  18. // This source file may be used and distributed without
  19. // restriction provided that this copyright statement is not
  20. // removed from the file and that any derivative work contains
  21. // the original copyright notice and the associated disclaimer.
  22. //
  23. // This source file is free software; you can redistribute it
  24. // and/or modify it under the terms of the GNU Lesser General
  25. // Public License as published by the Free Software Foundation;
  26. // either version 2.1 of the License, or (at your option) any
  27. // later version.
  28. //
  29. // This source is distributed in the hope that it will be
  30. // useful, but WITHOUT ANY WARRANTY; without even the implied
  31. // warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR
  32. // PURPOSE.  See the GNU Lesser General Public License for more
  33. // details.
  34. //
  35. // You should have received a copy of the GNU Lesser General
  36. // Public License along with this source; if not, download it
  37. // from http://www.opencores.org/lgpl.shtml
  38. //
  39. //////////////////////////////////////////////////////////////////////
  40.  
  41. `include "orpsoc-defines.v"
  42.  
  43. module orpsoc_top #(
  44.     parameter   uart0_aw = 3,
  45.         parameter       HV1_SADR = 8'h45,
  46.         parameter       i2c0_wb_adr_width = 3,
  47.         parameter       i2c1_wb_adr_width = 3
  48. )(
  49.     input       sys_clk_pad_i,
  50.     input       rst_n_pad_i,
  51.  
  52. `ifdef SIM
  53.     output      tdo_pad_o,
  54.     input       tms_pad_i,
  55.     input       tck_pad_i,
  56.     input       tdi_pad_i,
  57. `endif
  58.  
  59.     output  [1:0]   sdram_ba_pad_o,
  60.     output  [12:0]  sdram_a_pad_o,
  61.     output      sdram_cs_n_pad_o,
  62.     output      sdram_ras_pad_o,
  63.     output      sdram_cas_pad_o,
  64.     output      sdram_we_pad_o,
  65.     inout   [15:0]  sdram_dq_pad_io,
  66.     output  [1:0]   sdram_dqm_pad_o,
  67.     output      sdram_cke_pad_o,
  68.     output      sdram_clk_pad_o,
  69.  
  70.     input       uart0_srx_pad_i,
  71.     output      uart0_stx_pad_o,
  72.  
  73.     inout   [7:0]   gpio0_io,
  74.     input   [3:0]   gpio1_i,
  75.  
  76. `ifdef I2C0
  77.     inout       i2c0_sda_io,
  78.     inout       i2c0_scl_io,
  79. `endif
  80. `ifdef I2C1
  81.     inout       i2c1_sda_io,
  82.     inout       i2c1_scl_io,
  83. `endif
  84.  
  85. `ifdef SPI0
  86.     output          spi0_sck_o,
  87.     output          spi0_mosi_o,
  88.     input           spi0_miso_i,
  89.  `ifdef SPI0_SLAVE_SELECTS
  90.     output          spi0_ss_o,
  91.  `endif
  92. `endif
  93.  
  94. `ifdef SPI1
  95.     output          spi1_sck_o,
  96.     output          spi1_mosi_o,
  97.     input           spi1_miso_i,
  98.  `ifdef SPI1_SLAVE_SELECTS
  99.     output          spi1_ss_o,
  100.  `endif
  101. `endif
  102.  
  103. `ifdef SPI2
  104.     output          spi2_sck_o,
  105.     output          spi2_mosi_o,
  106.     input           spi2_miso_i,
  107.  `ifdef SPI2_SLAVE_SELECTS
  108.     output          spi2_ss_o,
  109.  `endif
  110. `endif
  111.     input   eth0_tx_clk_pad_i,
  112.     output  [3:0] eth0_tx_data_pad_o,
  113.     output  eth0_tx_en_pad_o,
  114.     input   eth0_rx_clk_pad_i,
  115.     input   [3:0] eth0_rx_data_pad_i,
  116.     input   eth0_rx_dv_pad_i,
  117.     input   eth0_rx_err_pad_i,
  118.     input   eth0_col_pad_i,
  119.     input   eth0_crs_pad_i,
  120.     output  eth0_mdc_pad_o,
  121.     inout   eth0_md_pad_io,
  122.     output  eth0_rst_n_pad_o,
  123.  
  124.     output          accelerometer_cs_o,
  125.     input           accelerometer_irq_i
  126. );
  127.  
  128. parameter   IDCODE_VALUE = 32'h14951185;
  129. wire wb_m2s_eth0_master_adr;
  130. wire wb_m2s_eth0_master_sel;
  131. wire wb_m2s_eth0_master_we;
  132. wire wb_m2s_eth0_master_dat;
  133. wire wb_m2s_eth0_master_cyc;
  134. wire wb_m2s_eth0_master_stb;
  135. wire wb_m2s_eth0_master_cti;
  136. wire wb_m2s_eth0_master_bte;
  137. wire wb_s2m_eth0_master_dat;
  138. wire wb_s2m_eth0_master_ack;
  139. wire wb_s2m_eth0_master_err;
  140.  
  141. // choose I2C operation mode
  142. assign accelerometer_cs_o = 1;
  143. ////////////////////////////////////////////////////////////////////////
  144. //
  145. // Clock and reset generation module
  146. //
  147. ////////////////////////////////////////////////////////////////////////
  148.  
  149. wire    async_rst;
  150. wire    wb_clk, wb_rst;
  151. wire    dbg_tck;
  152. wire    sdram_clk;
  153. wire    sdram_rst;
  154.  
  155. assign  sdram_clk_pad_o = sdram_clk;
  156.  
  157. clkgen clkgen0 (
  158.     .sys_clk_pad_i  (sys_clk_pad_i),
  159.     .rst_n_pad_i    (rst_n_pad_i),
  160.     .async_rst_o    (async_rst),
  161.     .wb_clk_o   (wb_clk),
  162.     .wb_rst_o   (wb_rst),
  163. `ifdef SIM
  164.     .tck_pad_i  (tck_pad_i),
  165.     .dbg_tck_o  (dbg_tck),
  166. `endif
  167.     .sdram_clk_o    (sdram_clk),
  168.     .sdram_rst_o    (sdram_rst)
  169. );
  170.  
  171. ////////////////////////////////////////////////////////////////////////
  172. //
  173. // Modules interconnections
  174. //
  175. ////////////////////////////////////////////////////////////////////////
  176. `include "wb_intercon_dbg.vh"
  177. `include "wb_intercon.vh"
  178.  
  179. `ifdef SIM
  180. ////////////////////////////////////////////////////////////////////////
  181. //
  182. // GENERIC JTAG TAP
  183. //
  184. ////////////////////////////////////////////////////////////////////////
  185.  
  186. wire    dbg_if_select;
  187. wire    dbg_if_tdo;
  188. wire    jtag_tap_tdo;
  189. wire    jtag_tap_shift_dr;
  190. wire    jtag_tap_pause_dr;
  191. wire    jtag_tap_update_dr;
  192. wire    jtag_tap_capture_dr;
  193.  
  194. tap_top jtag_tap0 (
  195.     .tdo_pad_o          (tdo_pad_o),
  196.     .tms_pad_i          (tms_pad_i),
  197.     .tck_pad_i          (dbg_tck),
  198.     .trst_pad_i         (async_rst),
  199.     .tdi_pad_i          (tdi_pad_i),
  200.  
  201.     .tdo_padoe_o            (tdo_padoe_o),
  202.  
  203.     .tdo_o              (jtag_tap_tdo),
  204.  
  205.     .shift_dr_o         (jtag_tap_shift_dr),
  206.     .pause_dr_o         (jtag_tap_pause_dr),
  207.     .update_dr_o            (jtag_tap_update_dr),
  208.     .capture_dr_o           (jtag_tap_capture_dr),
  209.  
  210.     .extest_select_o        (),
  211.     .sample_preload_select_o    (),
  212.     .mbist_select_o         (),
  213.     .debug_select_o         (dbg_if_select),
  214.  
  215.  
  216.     .bs_chain_tdi_i         (1'b0),
  217.     .mbist_tdi_i            (1'b0),
  218.     .debug_tdi_i            (dbg_if_tdo)
  219. );
  220.  
  221. `elsif ALTERA_JTAG_TAP
  222. ////////////////////////////////////////////////////////////////////////
  223. //
  224. // ALTERA Virtual JTAG TAP
  225. //
  226. ////////////////////////////////////////////////////////////////////////
  227.  
  228. wire    dbg_if_select;
  229. wire    dbg_if_tdo;
  230. wire    jtag_tap_tdo;
  231. wire    jtag_tap_shift_dr;
  232. wire    jtag_tap_pause_dr;
  233. wire    jtag_tap_update_dr;
  234. wire    jtag_tap_capture_dr;
  235.  
  236. altera_virtual_jtag jtag_tap0 (
  237.     .tck_o          (dbg_tck),
  238.     .debug_tdo_i        (dbg_if_tdo),
  239.     .tdi_o          (jtag_tap_tdo),
  240.     .test_logic_reset_o (),
  241.     .run_test_idle_o    (),
  242.     .shift_dr_o     (jtag_tap_shift_dr),
  243.     .capture_dr_o       (jtag_tap_capture_dr),
  244.     .pause_dr_o     (jtag_tap_pause_dr),
  245.     .update_dr_o        (jtag_tap_update_dr),
  246.     .debug_select_o     (dbg_if_select)
  247. );
  248. `endif
  249. `define ETH_WISHBONE_B3
  250. wire    eth0_irq;
  251. // Management interface wires
  252. wire    eth0_md_i;
  253. wire    eth0_md_o;
  254. wire    eth0_md_oe;
  255. // Tristate control for management interface
  256. assign eth0_md_pad_io = eth0_md_oe ? eth0_md_o : 1'bz;
  257. assign eth0_md_i = eth0_md_pad_io;
  258. assign eth0_rst_n_pad_o = !wb_rst;
  259. ethmac ethmac0 (
  260. .wb_clk_i (wb_clk),
  261. .wb_rst_i (wb_rst),
  262. .wb_adr_i (wb_m2s_eth0_adr[11:2]),
  263. .wb_dat_i (wb_m2s_eth0_dat),
  264. .wb_sel_i (wb_m2s_eth0_sel),
  265. .wb_we_i (wb_m2s_eth0_we),
  266. .wb_cyc_i (wb_m2s_eth0_cyc),
  267. .wb_stb_i (wb_m2s_eth0_stb),
  268. .wb_dat_o (wb_s2m_eth0_dat),
  269. .wb_err_o (wb_s2m_eth0_err),
  270. .wb_ack_o (wb_s2m_eth0_ack),
  271. .m_wb_adr_o (wb_m2s_eth0_master_adr),
  272. .m_wb_sel_o (wb_m2s_eth0_master_sel),
  273. .m_wb_we_o (wb_m2s_eth0_master_we),
  274. .m_wb_dat_o (wb_m2s_eth0_master_dat),
  275. .m_wb_cyc_o (wb_m2s_eth0_master_cyc),
  276. .m_wb_stb_o (wb_m2s_eth0_master_stb),
  277. .m_wb_cti_o (wb_m2s_eth0_master_cti),
  278. .m_wb_bte_o (wb_m2s_eth0_master_bte),
  279. .m_wb_dat_i (wb_s2m_eth0_master_dat),
  280. .m_wb_ack_i (wb_s2m_eth0_master_ack),
  281. .m_wb_err_i (wb_s2m_eth0_master_err),
  282. // Ethernet MII interface
  283. // Transmit
  284. .mtxd_pad_o (eth0_tx_data_pad_o),
  285. .mtxen_pad_o (eth0_tx_en_pad_o),
  286. .mtxerr_pad_o (),
  287. .mtx_clk_pad_i (eth0_tx_clk_pad_i),
  288. // Receive
  289. .mrx_clk_pad_i (eth0_rx_clk_pad_i),
  290. .mrxd_pad_i (eth0_rx_data_pad_i),
  291. .mrxdv_pad_i (eth0_rx_dv_pad_i),
  292. .mrxerr_pad_i (eth0_rx_err_pad_i),
  293. .mcoll_pad_i (eth0_col_pad_i),
  294. .mcrs_pad_i (eth0_crs_pad_i),
  295. // Management interface
  296. .md_pad_i (eth0_md_i),
  297. .mdc_pad_o (eth0_mdc_pad_o),
  298. .md_pad_o (eth0_md_o),
  299. .md_padoe_o (eth0_md_oe),
  300. // Processor interrupt
  301. .int_o (eth0_irq)
  302. );
  303. ////////////////////////////////////////////////////////////////////////
  304. //
  305. // OR1K CPU
  306. //
  307. ////////////////////////////////////////////////////////////////////////
  308.  
  309. wire    [31:0]  or1k_irq;
  310.  
  311. wire    [31:0]  or1k_dbg_dat_i;
  312. wire    [31:0]  or1k_dbg_adr_i;
  313. wire        or1k_dbg_we_i;
  314. wire        or1k_dbg_stb_i;
  315. wire        or1k_dbg_ack_o;
  316. wire    [31:0]  or1k_dbg_dat_o;
  317.  
  318. wire        or1k_dbg_stall_i;
  319. wire        or1k_dbg_ewt_i;
  320. wire    [3:0]   or1k_dbg_lss_o;
  321. wire    [1:0]   or1k_dbg_is_o;
  322. wire    [10:0]  or1k_dbg_wp_o;
  323. wire        or1k_dbg_bp_o;
  324. wire        or1k_dbg_rst;
  325.  
  326. wire        sig_tick;
  327. wire        or1k_rst;
  328.  
  329. assign or1k_rst = wb_rst | or1k_dbg_rst;
  330.  
  331. `ifdef OR1200
  332.  
  333. or1200_top #(.boot_adr(32'hf0000100))
  334. or1200_top0 (
  335.     // Instruction bus, clocks, reset
  336.     .iwb_clk_i          (wb_clk),
  337.     .iwb_rst_i          (wb_rst),
  338.     .iwb_ack_i          (wb_s2m_or1k_i_ack),
  339.     .iwb_err_i          (wb_s2m_or1k_i_err),
  340.     .iwb_rty_i          (wb_s2m_or1k_i_rty),
  341.     .iwb_dat_i          (wb_s2m_or1k_i_dat),
  342.  
  343.     .iwb_cyc_o          (wb_m2s_or1k_i_cyc),
  344.     .iwb_adr_o          (wb_m2s_or1k_i_adr),
  345.     .iwb_stb_o          (wb_m2s_or1k_i_stb),
  346.     .iwb_we_o           (wb_m2s_or1k_i_we),
  347.     .iwb_sel_o          (wb_m2s_or1k_i_sel),
  348.     .iwb_dat_o          (wb_m2s_or1k_i_dat),
  349.     .iwb_cti_o          (wb_m2s_or1k_i_cti),
  350.     .iwb_bte_o          (wb_m2s_or1k_i_bte),
  351.  
  352.     // Data bus, clocks, reset
  353.     .dwb_clk_i          (wb_clk),
  354.     .dwb_rst_i          (wb_rst),
  355.     .dwb_ack_i          (wb_s2m_or1k_d_ack),
  356.     .dwb_err_i          (wb_s2m_or1k_d_err),
  357.     .dwb_rty_i          (wb_s2m_or1k_d_rty),
  358.     .dwb_dat_i          (wb_s2m_or1k_d_dat),
  359.  
  360.     .dwb_cyc_o          (wb_m2s_or1k_d_cyc),
  361.     .dwb_adr_o          (wb_m2s_or1k_d_adr),
  362.     .dwb_stb_o          (wb_m2s_or1k_d_stb),
  363.     .dwb_we_o           (wb_m2s_or1k_d_we),
  364.     .dwb_sel_o          (wb_m2s_or1k_d_sel),
  365.     .dwb_dat_o          (wb_m2s_or1k_d_dat),
  366.     .dwb_cti_o          (wb_m2s_or1k_d_cti),
  367.     .dwb_bte_o          (wb_m2s_or1k_d_bte),
  368.  
  369.     // Debug interface ports
  370.     .dbg_stall_i            (or1k_dbg_stall_i),
  371.     .dbg_ewt_i          (1'b0),
  372.     .dbg_lss_o          (or1k_dbg_lss_o),
  373.     .dbg_is_o           (or1k_dbg_is_o),
  374.     .dbg_wp_o           (or1k_dbg_wp_o),
  375.     .dbg_bp_o           (or1k_dbg_bp_o),
  376.  
  377.     .dbg_adr_i          (or1k_dbg_adr_i),
  378.     .dbg_we_i           (or1k_dbg_we_i),
  379.     .dbg_stb_i          (or1k_dbg_stb_i),
  380.     .dbg_dat_i          (or1k_dbg_dat_i),
  381.     .dbg_dat_o          (or1k_dbg_dat_o),
  382.     .dbg_ack_o          (or1k_dbg_ack_o),
  383.  
  384.     .pm_clksd_o         (),
  385.     .pm_dc_gate_o           (),
  386.     .pm_ic_gate_o           (),
  387.     .pm_dmmu_gate_o         (),
  388.     .pm_immu_gate_o         (),
  389.     .pm_tt_gate_o           (),
  390.     .pm_cpu_gate_o          (),
  391.     .pm_wakeup_o            (),
  392.     .pm_lvolt_o         (),
  393.  
  394.     // Core clocks, resets
  395.     .clk_i              (wb_clk),
  396.     .rst_i              (or1k_rst),
  397.  
  398.     .clmode_i           (2'b00),
  399.  
  400.     // Interrupts
  401.     .pic_ints_i         (or1k_irq),
  402.     .sig_tick           (sig_tick),
  403.  
  404.     .pm_cpustall_i          (1'b0)
  405. );
  406. `endif
  407.  
  408. `ifdef MOR1KX
  409. mor1kx #(
  410.     .FEATURE_DEBUGUNIT("ENABLED"),
  411.     .FEATURE_CMOV("ENABLED"),
  412.     .FEATURE_INSTRUCTIONCACHE("ENABLED"),
  413.     .OPTION_ICACHE_BLOCK_WIDTH(5),
  414.     .OPTION_ICACHE_SET_WIDTH(8),
  415.     .OPTION_ICACHE_WAYS(2),
  416.     .OPTION_ICACHE_LIMIT_WIDTH(32),
  417.     .FEATURE_IMMU("ENABLED"),
  418.     .FEATURE_DATACACHE("ENABLED"),
  419.     .OPTION_DCACHE_BLOCK_WIDTH(5),
  420.     .OPTION_DCACHE_SET_WIDTH(8),
  421.     .OPTION_DCACHE_WAYS(2),
  422.     .OPTION_DCACHE_LIMIT_WIDTH(31),
  423.     .FEATURE_DMMU("ENABLED"),
  424.     .OPTION_PIC_TRIGGER("LATCHED_LEVEL"),
  425.  
  426.     .IBUS_WB_TYPE("B3_REGISTERED_FEEDBACK"),
  427.     .DBUS_WB_TYPE("B3_REGISTERED_FEEDBACK"),
  428.     .OPTION_CPU0("CAPPUCCINO"),
  429.     .OPTION_RESET_PC(32'hf0000100)
  430. ) mor1kx0 (
  431.     .iwbm_adr_o(wb_m2s_or1k_i_adr),
  432.     .iwbm_stb_o(wb_m2s_or1k_i_stb),
  433.     .iwbm_cyc_o(wb_m2s_or1k_i_cyc),
  434.     .iwbm_sel_o(wb_m2s_or1k_i_sel),
  435.     .iwbm_we_o (wb_m2s_or1k_i_we),
  436.     .iwbm_cti_o(wb_m2s_or1k_i_cti),
  437.     .iwbm_bte_o(wb_m2s_or1k_i_bte),
  438.     .iwbm_dat_o(wb_m2s_or1k_i_dat),
  439.  
  440.     .dwbm_adr_o(wb_m2s_or1k_d_adr),
  441.     .dwbm_stb_o(wb_m2s_or1k_d_stb),
  442.     .dwbm_cyc_o(wb_m2s_or1k_d_cyc),
  443.     .dwbm_sel_o(wb_m2s_or1k_d_sel),
  444.     .dwbm_we_o (wb_m2s_or1k_d_we ),
  445.     .dwbm_cti_o(wb_m2s_or1k_d_cti),
  446.     .dwbm_bte_o(wb_m2s_or1k_d_bte),
  447.     .dwbm_dat_o(wb_m2s_or1k_d_dat),
  448.  
  449.     .clk(wb_clk),
  450.     .rst(or1k_rst),
  451.  
  452.     .iwbm_err_i(wb_s2m_or1k_i_err),
  453.     .iwbm_ack_i(wb_s2m_or1k_i_ack),
  454.     .iwbm_dat_i(wb_s2m_or1k_i_dat),
  455.     .iwbm_rty_i(wb_s2m_or1k_i_rty),
  456.  
  457.     .dwbm_err_i(wb_s2m_or1k_d_err),
  458.     .dwbm_ack_i(wb_s2m_or1k_d_ack),
  459.     .dwbm_dat_i(wb_s2m_or1k_d_dat),
  460.     .dwbm_rty_i(wb_s2m_or1k_d_rty),
  461.  
  462.     .avm_d_address_o (),
  463.     .avm_d_byteenable_o (),
  464.     .avm_d_read_o (),
  465.     .avm_d_readdata_i (32'h00000000),
  466.     .avm_d_burstcount_o (),
  467.     .avm_d_write_o (),
  468.     .avm_d_writedata_o (),
  469.     .avm_d_waitrequest_i (1'b0),
  470.     .avm_d_readdatavalid_i (1'b0),
  471.  
  472.     .avm_i_address_o (),
  473.     .avm_i_byteenable_o (),
  474.     .avm_i_read_o (),
  475.     .avm_i_readdata_i (32'h00000000),
  476.     .avm_i_burstcount_o (),
  477.     .avm_i_waitrequest_i (1'b0),
  478.     .avm_i_readdatavalid_i (1'b0),
  479.  
  480.     .irq_i(or1k_irq),
  481.  
  482.     .du_addr_i(or1k_dbg_adr_i[15:0]),
  483.     .du_stb_i(or1k_dbg_stb_i),
  484.     .du_dat_i(or1k_dbg_dat_i),
  485.     .du_we_i(or1k_dbg_we_i),
  486.     .du_dat_o(or1k_dbg_dat_o),
  487.     .du_ack_o(or1k_dbg_ack_o),
  488.     .du_stall_i(or1k_dbg_stall_i),
  489.     .du_stall_o(or1k_dbg_bp_o)
  490. );
  491.  
  492. `endif
  493. ////////////////////////////////////////////////////////////////////////
  494. //
  495. // Debug Interface
  496. //
  497. ////////////////////////////////////////////////////////////////////////
  498.  
  499. adbg_top dbg_if0 (
  500.     // OR1K interface
  501.     .cpu0_clk_i (wb_clk),
  502.     .cpu0_rst_o (or1k_dbg_rst),
  503.     .cpu0_addr_o    (or1k_dbg_adr_i),
  504.     .cpu0_data_o    (or1k_dbg_dat_i),
  505.     .cpu0_stb_o (or1k_dbg_stb_i),
  506.     .cpu0_we_o  (or1k_dbg_we_i),
  507.     .cpu0_data_i    (or1k_dbg_dat_o),
  508.     .cpu0_ack_i (or1k_dbg_ack_o),
  509.     .cpu0_stall_o   (or1k_dbg_stall_i),
  510.     .cpu0_bp_i  (or1k_dbg_bp_o),
  511.  
  512.     // TAP interface
  513.     .tck_i      (dbg_tck),
  514.     .tdi_i      (jtag_tap_tdo),
  515.     .tdo_o      (dbg_if_tdo),
  516.     .rst_i      (wb_rst),
  517.     .capture_dr_i   (jtag_tap_capture_dr),
  518.     .shift_dr_i (jtag_tap_shift_dr),
  519.     .pause_dr_i (jtag_tap_pause_dr),
  520.     .update_dr_i    (jtag_tap_update_dr),
  521.     .debug_select_i (dbg_if_select),
  522.  
  523.     // Wishbone debug master
  524.     .wb_clk_i   (wb_clk),
  525.     .wb_rst_i       (1'b0),
  526.     .wb_dat_i   (wb_s2m_dbg_dat),
  527.     .wb_ack_i   (wb_s2m_dbg_ack),
  528.     .wb_err_i   (wb_s2m_dbg_err),
  529.  
  530.     .wb_adr_o   (wb_m2s_dbg_adr),
  531.     .wb_dat_o   (wb_m2s_dbg_dat),
  532.     .wb_cyc_o   (wb_m2s_dbg_cyc),
  533.     .wb_stb_o   (wb_m2s_dbg_stb),
  534.     .wb_sel_o   (wb_m2s_dbg_sel),
  535.     .wb_we_o    (wb_m2s_dbg_we),
  536.     .wb_cab_o       (),
  537.     .wb_cti_o   (wb_m2s_dbg_cti),
  538.     .wb_bte_o   (wb_m2s_dbg_bte),
  539.  
  540.     .wb_jsp_adr_i (32'd0),
  541.     .wb_jsp_dat_i (32'd0),
  542.     .wb_jsp_cyc_i (1'b0),
  543.     .wb_jsp_stb_i (1'b0),
  544.     .wb_jsp_sel_i (4'h0),
  545.     .wb_jsp_we_i  (1'b0),
  546.     .wb_jsp_cab_i (1'b0),
  547.     .wb_jsp_cti_i (3'd0),
  548.     .wb_jsp_bte_i (2'd0),
  549.     .wb_jsp_dat_o (),
  550.     .wb_jsp_ack_o (),
  551.     .wb_jsp_err_o (),
  552.  
  553.     .int_o ()
  554. );
  555.  
  556. ////////////////////////////////////////////////////////////////////////
  557. //
  558. // ROM
  559. //
  560. ////////////////////////////////////////////////////////////////////////
  561.  
  562.    localparam WB_RAM_MEM_DEPTH = 256;
  563.    
  564. wb_ram
  565.   #(.depth (WB_RAM_MEM_DEPTH),
  566.     .memfile ("/w/sw/boot/bootrom.vh"))
  567.    wb_ram0
  568.      (//Wishbone Master interface
  569.       .wb_clk_i (wb_clk),
  570.       .wb_rst_i (wb_rst),
  571.       .wb_adr_i (wb_m2s_rom0_adr[$clog2(WB_RAM_MEM_DEPTH)-1:0]),
  572.       .wb_dat_i (wb_m2s_rom0_dat),
  573.       .wb_sel_i (wb_m2s_rom0_sel),
  574.       .wb_we_i  (wb_m2s_rom0_we),
  575.       .wb_cyc_i (wb_m2s_rom0_cyc),
  576.       .wb_stb_i (wb_m2s_rom0_stb),
  577.       .wb_cti_i (wb_m2s_rom0_cti),
  578.       .wb_bte_i (wb_m2s_rom0_bte),
  579.       .wb_dat_o (wb_s2m_rom0_dat),
  580.       .wb_ack_o (wb_s2m_rom0_ack),
  581.       .wb_err_o (wb_s2m_rom0_err));
  582.  
  583.    assign wb_s2m_rom0_rty = 1'b0;
  584.  
  585. ////////////////////////////////////////////////////////////////////////
  586. //
  587. // SDRAM Memory Controller
  588. //
  589. ////////////////////////////////////////////////////////////////////////
  590.  
  591. wire    [15:0]  sdram_dq_i;
  592. wire    [15:0]  sdram_dq_o;
  593. wire        sdram_dq_oe;
  594.  
  595. assign  sdram_dq_i = sdram_dq_pad_io;
  596. assign  sdram_dq_pad_io = sdram_dq_oe ? sdram_dq_o : 16'bz;
  597. assign  sdram_clk_pad_o = sdram_clk;
  598.  
  599. assign  wb_s2m_sdram_ibus_err = 0;
  600. assign  wb_s2m_sdram_ibus_rty = 0;
  601.  
  602. assign  wb_s2m_sdram_dbus_err = 0;
  603. assign  wb_s2m_sdram_dbus_rty = 0;
  604.  
  605. wb_sdram_ctrl #(
  606. `ifndef SIM
  607.     .TECHNOLOGY         ("ALTERA"),
  608. `endif
  609.     .CLK_FREQ_MHZ           (100),  // sdram_clk freq in MHZ
  610.     .POWERUP_DELAY          (200),  // power up delay in us
  611.     .WB_PORTS           (3),    // Number of wishbone ports
  612.     .ROW_WIDTH          (13),   // Row width
  613.     .COL_WIDTH          (9),    // Column width
  614.     .BA_WIDTH           (2),    // Ba width
  615.     .tCAC               (2),    // CAS Latency
  616.     .tRAC               (5),    // RAS Latency
  617.     .tRP                (2),    // Command Period (PRE to ACT)
  618.     .tRC                (7),    // Command Period (REF to REF / ACT to ACT)
  619.     .tMRD               (2) // Mode Register Set To Command Delay time
  620. )
  621.  
  622. wb_sdram_ctrl0 (
  623.     // External SDRAM interface
  624.     .ba_pad_o   (sdram_ba_pad_o[1:0]),
  625.     .a_pad_o    (sdram_a_pad_o[12:0]),
  626.     .cs_n_pad_o (sdram_cs_n_pad_o),
  627.     .ras_pad_o  (sdram_ras_pad_o),
  628.     .cas_pad_o  (sdram_cas_pad_o),
  629.     .we_pad_o   (sdram_we_pad_o),
  630.     .dq_i       (sdram_dq_i[15:0]),
  631.     .dq_o       (sdram_dq_o[15:0]),
  632.     .dqm_pad_o  (sdram_dqm_pad_o[1:0]),
  633.     .dq_oe      (sdram_dq_oe),
  634.     .cke_pad_o  (sdram_cke_pad_o),
  635.     .sdram_clk  (sdram_clk),
  636.     .sdram_rst  (sdram_rst),
  637.  
  638.     .wb_clk     (wb_clk),
  639.     .wb_rst     (wb_rst),
  640.  
  641.         .wb_adr_i ({wb_m2s_sdram_ibus_adr, wb_m2s_sdram_dbus_adr, wb_m2s_eth0_master_adr}),
  642.         .wb_stb_i ({wb_m2s_sdram_ibus_stb, wb_m2s_sdram_dbus_stb, wb_m2s_eth0_master_stb}),
  643.         .wb_cyc_i ({wb_m2s_sdram_ibus_cyc, wb_m2s_sdram_dbus_cyc, wb_m2s_eth0_master_cyc}),
  644.         .wb_cti_i ({wb_m2s_sdram_ibus_cti, wb_m2s_sdram_dbus_cti, wb_m2s_eth0_master_cti}),
  645.         .wb_bte_i ({wb_m2s_sdram_ibus_bte, wb_m2s_sdram_dbus_bte, wb_m2s_eth0_master_bte}),
  646.         .wb_we_i ({wb_m2s_sdram_ibus_we, wb_m2s_sdram_dbus_we, wb_m2s_eth0_master_we }),
  647.         .wb_sel_i ({wb_m2s_sdram_ibus_sel, wb_m2s_sdram_dbus_sel, wb_m2s_eth0_master_sel}),
  648.         .wb_dat_i ({wb_m2s_sdram_ibus_dat, wb_m2s_sdram_dbus_dat, wb_m2s_eth0_master_dat}),
  649.         .wb_dat_o ({wb_s2m_sdram_ibus_dat, wb_s2m_sdram_dbus_dat, wb_s2m_eth0_master_dat}),
  650.         .wb_ack_o ({wb_s2m_sdram_ibus_ack, wb_s2m_sdram_dbus_ack, wb_s2m_eth0_master_ack})
  651. );
  652.  
  653. ////////////////////////////////////////////////////////////////////////
  654. //
  655. // UART0
  656. //
  657. ////////////////////////////////////////////////////////////////////////
  658.  
  659. wire    uart0_irq;
  660.  
  661.  
  662. assign  wb_s2m_uart0_err = 0;
  663. assign  wb_s2m_uart0_rty = 0;
  664.  
  665. uart_top uart16550_0 (
  666.     // Wishbone slave interface
  667.     .wb_clk_i   (wb_clk),
  668.     .wb_rst_i   (wb_rst),
  669.     .wb_adr_i   (wb_m2s_uart0_adr[uart0_aw-1:0]),
  670.     .wb_dat_i   (wb_m2s_uart0_dat),
  671.     .wb_we_i    (wb_m2s_uart0_we),
  672.     .wb_stb_i   (wb_m2s_uart0_stb),
  673.     .wb_cyc_i   (wb_m2s_uart0_cyc),
  674.     .wb_sel_i   (4'b0), // Not used in 8-bit mode
  675.     .wb_dat_o   (wb_s2m_uart0_dat),
  676.     .wb_ack_o   (wb_s2m_uart0_ack),
  677.  
  678.     // Outputs
  679.     .int_o      (uart0_irq),
  680.     .stx_pad_o  (uart0_stx_pad_o),
  681.     .rts_pad_o  (),
  682.     .dtr_pad_o  (),
  683.  
  684.     // Inputs
  685.     .srx_pad_i  (uart0_srx_pad_i),
  686.     .cts_pad_i  (1'b0),
  687.     .dsr_pad_i  (1'b0),
  688.     .ri_pad_i   (1'b0),
  689.     .dcd_pad_i  (1'b0)
  690. );
  691.  
  692. `ifdef I2C0
  693. ////////////////////////////////////////////////////////////////////////
  694. //
  695. // I2C controller 0
  696. //
  697. ////////////////////////////////////////////////////////////////////////
  698.  
  699. //
  700. // Wires
  701. //
  702. wire        i2c0_irq;
  703. wire        scl0_pad_o;
  704. wire        scl0_padoen_o;
  705. wire        sda0_pad_o;
  706. wire        sda0_padoen_o;
  707.  
  708. i2c_master_top
  709.  #
  710.  (
  711.   .DEFAULT_SLAVE_ADDR(HV1_SADR)
  712.  )
  713. i2c0
  714.   (
  715.    .wb_clk_i                 (wb_clk),
  716.    .wb_rst_i                 (wb_rst),
  717.    .arst_i               (wb_rst),
  718.    .wb_adr_i                 (wb_m2s_i2c0_adr[i2c0_wb_adr_width-1:0]),
  719.    .wb_dat_i                 (wb_m2s_i2c0_dat),
  720.    .wb_we_i              (wb_m2s_i2c0_we),
  721.    .wb_cyc_i                 (wb_m2s_i2c0_cyc),
  722.    .wb_stb_i                 (wb_m2s_i2c0_stb),
  723.    .wb_dat_o                 (wb_s2m_i2c0_dat),
  724.    .wb_ack_o                 (wb_s2m_i2c0_ack),
  725.    .scl_pad_i                    (i2c0_scl_io        ),
  726.    .scl_pad_o                (scl0_pad_o     ),
  727.    .scl_padoen_o             (scl0_padoen_o  ),
  728.    .sda_pad_i                (i2c0_sda_io    ),
  729.    .sda_pad_o                (sda0_pad_o     ),
  730.    .sda_padoen_o             (sda0_padoen_o  ),
  731.  
  732.    // Interrupt
  733.    .wb_inta_o                (i2c0_irq)
  734.  
  735.    );
  736.  
  737. assign wb_s2m_i2c0_err = 0;
  738. assign wb_s2m_i2c0_rty = 0;
  739.  
  740. // i2c phy lines
  741. assign i2c0_scl_io = scl0_padoen_o ? 1'bz : scl0_pad_o;
  742. assign i2c0_sda_io = sda0_padoen_o ? 1'bz : sda0_pad_o;
  743.  
  744. ////////////////////////////////////////////////////////////////////////
  745. `else // !`ifdef I2C0
  746.  
  747. assign wb_s2m_i2c0_dat = 0;
  748. assign wb_s2m_i2c0_ack = 0;
  749. assign wb_s2m_i2c0_err = 0;
  750. assign wb_s2m_i2c0_rty = 0;
  751.  
  752. ////////////////////////////////////////////////////////////////////////
  753. `endif // !`ifdef I2C0
  754.  
  755. `ifdef I2C1
  756. ////////////////////////////////////////////////////////////////////////
  757. //
  758. // I2C controller 1
  759. //
  760. ////////////////////////////////////////////////////////////////////////
  761.  
  762. //
  763. // Wires
  764. //
  765. wire        i2c1_irq;
  766. wire        scl1_pad_o;
  767. wire        scl1_padoen_o;
  768. wire        sda1_pad_o;
  769. wire        sda1_padoen_o;
  770.  
  771. i2c_master_top
  772.  #
  773.  (
  774.   .DEFAULT_SLAVE_ADDR(HV1_SADR)
  775.  )
  776. i2c1
  777.   (
  778.    .wb_clk_i                 (wb_clk),
  779.    .wb_rst_i                 (wb_rst),
  780.    .arst_i               (wb_rst),
  781.    .wb_adr_i                 (wb_m2s_i2c1_adr[i2c1_wb_adr_width-1:0]),
  782.    .wb_dat_i                 (wb_m2s_i2c1_dat),
  783.    .wb_we_i              (wb_m2s_i2c1_we),
  784.    .wb_cyc_i                 (wb_m2s_i2c1_cyc),
  785.    .wb_stb_i                 (wb_m2s_i2c1_stb),
  786.    .wb_dat_o                 (wb_s2m_i2c1_dat),
  787.    .wb_ack_o                 (wb_s2m_i2c1_ack),
  788.    .scl_pad_i                    (i2c1_scl_io        ),
  789.    .scl_pad_o                (scl1_pad_o     ),
  790.    .scl_padoen_o             (scl1_padoen_o  ),
  791.    .sda_pad_i                (i2c1_sda_io    ),
  792.    .sda_pad_o                (sda1_pad_o     ),
  793.    .sda_padoen_o             (sda1_padoen_o  ),
  794.  
  795.    // Interrupt
  796.    .wb_inta_o                (i2c1_irq)
  797.  
  798.    );
  799.  
  800. assign wb_s2m_i2c1_err = 0;
  801. assign wb_s2m_i2c1_rty = 0;
  802.  
  803. // i2c phy lines
  804. assign i2c1_scl_io = scl1_padoen_o ? 1'bz : scl1_pad_o;
  805. assign i2c1_sda_io = sda1_padoen_o ? 1'bz : sda1_pad_o;
  806.  
  807. ////////////////////////////////////////////////////////////////////////
  808. `else // !`ifdef I2C1
  809.  
  810. assign wb_s2m_i2c1_dat = 0;
  811. assign wb_s2m_i2c1_ack = 0;
  812. assign wb_s2m_i2c1_err = 0;
  813. assign wb_s2m_i2c1_rty = 0;
  814.  
  815. ////////////////////////////////////////////////////////////////////////
  816. `endif // !`ifdef I2C1
  817.  
  818. `ifdef SPI0
  819. ////////////////////////////////////////////////////////////////////////
  820. //
  821. // SPI0 controller
  822. //
  823. ////////////////////////////////////////////////////////////////////////
  824.  
  825. //
  826. // Wires
  827. //
  828. wire            spi0_irq;
  829.  
  830. //
  831. // Assigns
  832. //
  833. assign  wbs_d_spi0_err_o = 0;
  834. assign  wbs_d_spi0_rty_o = 0;
  835. assign  spi0_hold_n_o = 1;
  836. assign  spi0_w_n_o = 1;
  837.  
  838. simple_spi spi0(
  839.     // Wishbone slave interface
  840.     .clk_i  (wb_clk),
  841.     .rst_i  (wb_rst),
  842.     .adr_i  (wb_m2s_spi0_adr[2:0]),
  843.     .dat_i  (wb_m2s_spi0_dat),
  844.     .we_i   (wb_m2s_spi0_we),
  845.     .stb_i  (wb_m2s_spi0_stb),
  846.     .cyc_i  (wb_m2s_spi0_cyc),
  847.     .dat_o  (wb_s2m_spi0_dat),
  848.     .ack_o  (wb_s2m_spi0_ack),
  849.  
  850.     // Outputs
  851.     .inta_o     (spi0_irq),
  852.     .sck_o      (spi0_sck_o),
  853.  `ifdef SPI0_SLAVE_SELECTS
  854.     .ss_o       (spi0_ss_o),
  855.  `else
  856.     .ss_o       (),
  857.  `endif
  858.     .mosi_o     (spi0_mosi_o),
  859.  
  860.     // Inputs
  861.     .miso_i     (spi0_miso_i)
  862. );
  863.  
  864. `endif
  865.  
  866. `ifdef SPI1
  867. ////////////////////////////////////////////////////////////////////////
  868. //
  869. // SPI1 controller
  870. //
  871. ////////////////////////////////////////////////////////////////////////
  872.  
  873. //
  874. // Wires
  875. //
  876. wire            spi1_irq;
  877.  
  878. //
  879. // Assigns
  880. //
  881. assign  wbs_d_spi1_err_o = 0;
  882. assign  wbs_d_spi1_rty_o = 0;
  883. assign  spi1_hold_n_o = 1;
  884. assign  spi1_w_n_o = 1;
  885.  
  886. simple_spi spi1(
  887.     // Wishbone slave interface
  888.     .clk_i  (wb_clk),
  889.     .rst_i  (wb_rst),
  890.     .adr_i  (wb_m2s_spi1_adr[2:0]),
  891.     .dat_i  (wb_m2s_spi1_dat),
  892.     .we_i   (wb_m2s_spi1_we),
  893.     .stb_i  (wb_m2s_spi1_stb),
  894.     .cyc_i  (wb_m2s_spi1_cyc),
  895.     .dat_o  (wb_s2m_spi1_dat),
  896.     .ack_o  (wb_s2m_spi1_ack),
  897.  
  898.     // Outputs
  899.     .inta_o     (spi1_irq),
  900.     .sck_o      (spi1_sck_o),
  901.  `ifdef SPI1_SLAVE_SELECTS
  902.     .ss_o       (spi1_ss_o),
  903.  `else
  904.     .ss_o       (),
  905.  `endif
  906.     .mosi_o     (spi1_mosi_o),
  907.  
  908.     // Inputs
  909.     .miso_i     (spi1_miso_i)
  910. );
  911.  
  912. `endif
  913.  
  914. `ifdef SPI2
  915. ////////////////////////////////////////////////////////////////////////
  916. //
  917. // SPI2 controller
  918. //
  919. ////////////////////////////////////////////////////////////////////////
  920.  
  921. //
  922. // Wires
  923. //
  924. wire            spi2_irq;
  925.  
  926. //
  927. // Assigns
  928. //
  929. assign  wbs_d_spi2_err_o = 0;
  930. assign  wbs_d_spi2_rty_o = 0;
  931. assign  spi2_hold_n_o = 1;
  932. assign  spi2_w_n_o = 1;
  933.  
  934. simple_spi spi2(
  935.     // Wishbone slave interface
  936.     .clk_i  (wb_clk),
  937.     .rst_i  (wb_rst),
  938.     .adr_i  (wb_m2s_spi2_adr[2:0]),
  939.     .dat_i  (wb_m2s_spi2_dat),
  940.     .we_i   (wb_m2s_spi2_we),
  941.     .stb_i  (wb_m2s_spi2_stb),
  942.     .cyc_i  (wb_m2s_spi2_cyc),
  943.     .dat_o  (wb_s2m_spi2_dat),
  944.     .ack_o  (wb_s2m_spi2_ack),
  945.  
  946.     // Outputs
  947.     .inta_o     (spi2_irq),
  948.     .sck_o      (spi2_sck_o),
  949.  `ifdef SPI2_SLAVE_SELECTS
  950.     .ss_o       (spi2_ss_o),
  951.  `else
  952.     .ss_o       (),
  953.  `endif
  954.     .mosi_o     (spi2_mosi_o),
  955.  
  956.     // Inputs
  957.     .miso_i     (spi2_miso_i)
  958. );
  959.  
  960. `endif
  961.  
  962. ////////////////////////////////////////////////////////////////////////
  963. //
  964. // GPIO 0
  965. //
  966. ////////////////////////////////////////////////////////////////////////
  967.  
  968. wire [7:0]  gpio0_in;
  969. wire [7:0]  gpio0_out;
  970. wire [7:0]  gpio0_dir;
  971.  
  972. // Tristate logic for IO
  973. // 0 = input, 1 = output
  974. genvar                    i;
  975. generate
  976.     for (i = 0; i < 8; i = i+1) begin: gpio0_tris
  977.         assign gpio0_io[i] = gpio0_dir[i] ? gpio0_out[i] : 1'bz;
  978.         assign gpio0_in[i] = gpio0_dir[i] ? gpio0_out[i] : gpio0_io[i];
  979.     end
  980. endgenerate
  981.  
  982. gpio gpio0 (
  983.     // GPIO bus
  984.     .gpio_i     (gpio0_in),
  985.     .gpio_o     (gpio0_out),
  986.     .gpio_dir_o (gpio0_dir),
  987.     // Wishbone slave interface
  988.     .wb_adr_i   (wb_m2s_gpio0_adr[0]),
  989.     .wb_dat_i   (wb_m2s_gpio0_dat),
  990.     .wb_we_i    (wb_m2s_gpio0_we),
  991.     .wb_cyc_i   (wb_m2s_gpio0_cyc),
  992.     .wb_stb_i   (wb_m2s_gpio0_stb),
  993.     .wb_cti_i   (wb_m2s_gpio0_cti),
  994.     .wb_bte_i   (wb_m2s_gpio0_bte),
  995.     .wb_dat_o   (wb_s2m_gpio0_dat),
  996.     .wb_ack_o   (wb_s2m_gpio0_ack),
  997.     .wb_err_o   (wb_s2m_gpio0_err),
  998.     .wb_rty_o   (wb_s2m_gpio0_rty),
  999.  
  1000.     .wb_clk     (wb_clk),
  1001.     .wb_rst     (wb_rst)
  1002. );
  1003.  
  1004. gpio gpio1 (
  1005.     // GPIO bus
  1006.     .gpio_i     ({4'h0, gpio1_i}),
  1007.     .gpio_o     (),
  1008.     .gpio_dir_o (),
  1009.     // Wishbone slave interface
  1010.     .wb_adr_i   (wb_m2s_gpio1_adr[0]),
  1011.     .wb_dat_i   (wb_m2s_gpio1_dat),
  1012.     .wb_we_i    (wb_m2s_gpio1_we),
  1013.     .wb_cyc_i   (wb_m2s_gpio1_cyc),
  1014.     .wb_stb_i   (wb_m2s_gpio1_stb),
  1015.     .wb_cti_i   (wb_m2s_gpio1_cti),
  1016.     .wb_bte_i   (wb_m2s_gpio1_bte),
  1017.     .wb_dat_o   (wb_s2m_gpio1_dat),
  1018.     .wb_ack_o   (wb_s2m_gpio1_ack),
  1019.     .wb_err_o   (wb_s2m_gpio1_err),
  1020.     .wb_rty_o   (wb_s2m_gpio1_rty),
  1021.  
  1022.     .wb_clk     (wb_clk),
  1023.     .wb_rst     (wb_rst)
  1024. );
  1025. ////////////////////////////////////////////////////////////////////////
  1026. //
  1027. // Interrupt assignment
  1028. //
  1029. ////////////////////////////////////////////////////////////////////////
  1030.  
  1031. assign or1k_irq[0] = 0; // Non-maskable inside OR1K
  1032. assign or1k_irq[1] = 0; // Non-maskable inside OR1K
  1033. assign or1k_irq[2] = uart0_irq;
  1034. assign or1k_irq[3] = 0;
  1035. assign or1k_irq[4] = eth0_irq;
  1036. assign or1k_irq[5] = 0;
  1037. `ifdef SPI0
  1038.    assign or1k_irq[6] = spi0_irq;
  1039. `else
  1040.    assign or1k_irq[6] = 0;
  1041. `endif
  1042. `ifdef SPI1
  1043.    assign or1k_irq[7] = spi1_irq;
  1044. `else
  1045.    assign or1k_irq[7] = 0;
  1046. `endif
  1047. `ifdef SPI2
  1048.    assign or1k_irq[8] = spi1_irq;
  1049. `else
  1050.    assign or1k_irq[8] = 0;
  1051. `endif
  1052. assign or1k_irq[9] = 0;
  1053. `ifdef I2C0
  1054.    assign or1k_irq[10] = i2c0_irq;
  1055. `else
  1056.    assign or1k_irq[10] = 0;
  1057. `endif
  1058. `ifdef I2C1
  1059.    assign or1k_irq[11] = i2c1_irq;
  1060. `else
  1061.    assign or1k_irq[11] = 0;
  1062. `endif
  1063. assign or1k_irq[12] = 0;
  1064. assign or1k_irq[13] = 0;
  1065. assign or1k_irq[14] = 0;
  1066. assign or1k_irq[15] = 0;
  1067. assign or1k_irq[16] = 0;
  1068. assign or1k_irq[17] = 0;
  1069. assign or1k_irq[18] = 0;
  1070. assign or1k_irq[19] = 0;
  1071. assign or1k_irq[20] = 0;
  1072. assign or1k_irq[21] = 0;
  1073. assign or1k_irq[22] = 0;
  1074. assign or1k_irq[23] = 0;
  1075. assign or1k_irq[24] = accelerometer_irq_i;
  1076. assign or1k_irq[25] = 0;
  1077. assign or1k_irq[26] = 0;
  1078. assign or1k_irq[27] = 0;
  1079. assign or1k_irq[28] = 0;
  1080. assign or1k_irq[29] = 0;
  1081. assign or1k_irq[30] = 0;
  1082. assign or1k_irq[31] = 0;
  1083.  
  1084. endmodule // orpsoc_top
Advertisement
Add Comment
Please, Sign In to add comment
Advertisement
Public Pastes
Advertisement
We use cookies for various purposes including analytics. By continuing to use Pastebin, you agree to our use of cookies as described in the Cookies Policy.  OK, I Understand
Not a member of Pastebin yet?
Sign Up, it unlocks many cool features!