Somador Verilog

module exercicio(SW,LEDR);//module principal - SW = chaves, LEDR = leds
input[9:0]SW;//sw de 0 a 9
output[9:0]LEDR;
wire k1;

somador a1(SW[0], SW[2], SW[8], k1, LEDR[0]);//SW[8] carry in - Somando A + A
somador a2(SW[1], SW[3], k1, LEDR[2], LEDR[1]);//k1 carry out do somador A1 ligado no carry in do somador A2 - Somando B + B
endmodule

module somador(a,b,c_in,c_out, soma);// declara variáveis dentro dos modulos
    output soma, c_out;
    input a, b, c_in;
    assign soma = a^b^c_in; //xor
    assign c_out = (a&b)|(a&c_in)|(b&c_in); //and = &, or = |
endmodule