Positive_EdgeTriggered_D_FlipFlopAsynchronous_PRESET_CLEAR

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<project source="2.13.14" version="1.0">
This file is intended to be loaded by Logisim-evolution (https://github.com/reds-heig/logisim-evolution).
<lib desc="#Wiring" name="0">
    <tool name="Splitter">
      <a name="facing" val="west"/>
      <a name="fanout" val="3"/>
      <a name="incoming" val="3"/>
      <a name="appear" val="center"/>
    </tool>
    <tool name="Clock">
      <a name="label" val="CLK"/>
    </tool>
    <tool name="Constant">
      <a name="value" val="0x0"/>
    </tool>
  </lib>
  <lib desc="#Gates" name="1">
    <tool name="NOT Gate">
      <a name="size" val="20"/>
    </tool>
    <tool name="OR Gate">
      <a name="size" val="30"/>
    </tool>
    <tool name="NAND Gate">
      <a name="size" val="30"/>
    </tool>
    <tool name="XNOR Gate">
      <a name="size" val="30"/>
    </tool>
  </lib>
  <lib desc="#Plexers" name="2">
    <tool name="Multiplexer">
      <a name="enable" val="false"/>
    </tool>
    <tool name="Demultiplexer">
      <a name="enable" val="false"/>
    </tool>
  </lib>
  <lib desc="#Arithmetic" name="3"/>
  <lib desc="#Memory" name="4">
    <tool name="ROM">
      <a name="contents">addr/data: 8 8
0
</a>
    </tool>
  </lib>
  <lib desc="#I/O" name="5"/>
  <lib desc="#HDL-IP" name="6">
    <tool name="VHDL Entity">
      <a name="content">--------------------------------------------------------------------------------
-- HEIG-VD, institute REDS, 1400 Yverdon-les-Bains
-- Project :
-- File    :
-- Autor   :
-- Date    :
--
--------------------------------------------------------------------------------
-- Description :
--
--------------------------------------------------------------------------------

library ieee;
  use ieee.std_logic_1164.all;
  --use ieee.numeric_std.all;

entity VHDL_Component is
  port(
  ------------------------------------------------------------------------------
  --Insert input ports below
    horloge_i  : in  std_logic;                    -- input bit example
    val_i      : in  std_logic_vector(3 downto 0); -- input vector example
  ------------------------------------------------------------------------------
  --Insert output ports below
    max_o      : out std_logic;                    -- output bit example
    cpt_o      : out std_logic_Vector(3 downto 0)  -- output vector example
    );
end VHDL_Component;

--------------------------------------------------------------------------------
--Complete your VHDL description below
architecture type_architecture of VHDL_Component is


begin


end type_architecture;
</a>
    </tool>
  </lib>
  <lib desc="#TCL" name="7">
    <tool name="TclGeneric">
      <a name="content">library ieee;
use ieee.std_logic_1164.all;

entity TCL_Generic is
  port(
    --Insert input ports below
    horloge_i  : in  std_logic;                    -- input bit example
    val_i      : in  std_logic_vector(3 downto 0); -- input vector example

      --Insert output ports below
    max_o      : out std_logic;                    -- output bit example
    cpt_o      : out std_logic_Vector(3 downto 0)  -- output vector example
  );
end TCL_Generic;
</a>
    </tool>
  </lib>
  <lib desc="#Base" name="8">
    <tool name="Text Tool">
      <a name="text" val=""/>
      <a name="font" val="SansSerif plain 20"/>
      <a name="halign" val="center"/>
      <a name="valign" val="base"/>
    </tool>
    <tool name="Text">
      <a name="text" val="QM"/>
      <a name="font" val="SansSerif plain 20"/>
    </tool>
  </lib>
  <lib desc="#BFH-Praktika" name="9"/>
  <main name="main"/>
  <options>
    <a name="gateUndefined" val="ignore"/>
    <a name="simlimit" val="1000"/>
    <a name="simrand" val="0"/>
    <a name="tickmain" val="half_period"/>
  </options>
  <mappings>
    <tool lib="8" map="Button2" name="Menu Tool"/>
    <tool lib="8" map="Button3" name="Menu Tool"/>
    <tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
  </mappings>
  <toolbar>
    <tool lib="8" name="Poke Tool"/>
    <tool lib="8" name="Edit Tool"/>
    <tool lib="8" name="Text Tool">
      <a name="text" val=""/>
      <a name="font" val="SansSerif plain 20"/>
      <a name="halign" val="center"/>
      <a name="valign" val="base"/>
    </tool>
    <sep/>
    <tool lib="0" name="Pin">
      <a name="label" val="D"/>
      <a name="labelfont" val="SansSerif plain 20"/>
    </tool>
    <tool lib="0" name="Pin">
      <a name="facing" val="west"/>
      <a name="output" val="true"/>
      <a name="label" val="Q"/>
      <a name="labelloc" val="east"/>
      <a name="labelfont" val="SansSerif plain 20"/>
    </tool>
    <tool lib="1" name="NOT Gate">
      <a name="size" val="20"/>
    </tool>
    <tool lib="1" name="AND Gate"/>
    <tool lib="1" name="OR Gate"/>
  </toolbar>
  <circuit name="main">
    <a name="circuit" val="main"/>
    <a name="clabel" val=""/>
    <a name="clabelup" val="east"/>
    <a name="clabelfont" val="SansSerif plain 12"/>
    <a name="circuitvhdl" val="false"/>
    <a name="circuitvhdlpath" val=""/>
    <wire from="(480,190)" to="(500,190)"/>
    <wire from="(400,190)" to="(440,190)"/>
    <wire from="(420,150)" to="(500,150)"/>
    <wire from="(400,290)" to="(630,290)"/>
    <wire from="(220,60)" to="(400,60)"/>
    <wire from="(140,250)" to="(160,250)"/>
    <wire from="(420,160)" to="(490,160)"/>
    <wire from="(150,290)" to="(200,290)"/>
    <wire from="(160,250)" to="(470,250)"/>
    <wire from="(650,150)" to="(720,150)"/>
    <wire from="(650,190)" to="(670,190)"/>
    <wire from="(350,200)" to="(440,200)"/>
    <wire from="(650,170)" to="(730,170)"/>
    <wire from="(500,150)" to="(500,190)"/>
    <wire from="(650,170)" to="(650,190)"/>
    <wire from="(710,120)" to="(730,120)"/>
    <wire from="(160,120)" to="(160,190)"/>
    <wire from="(420,180)" to="(440,180)"/>
    <wire from="(220,200)" to="(310,200)"/>
    <wire from="(510,100)" to="(570,100)"/>
    <wire from="(530,200)" to="(530,250)"/>
    <wire from="(720,150)" to="(720,200)"/>
    <wire from="(280,100)" to="(310,100)"/>
    <wire from="(400,60)" to="(400,120)"/>
    <wire from="(480,120)" to="(490,120)"/>
    <wire from="(90,250)" to="(120,250)"/>
    <wire from="(350,110)" to="(440,110)"/>
    <wire from="(160,190)" to="(310,190)"/>
    <wire from="(630,200)" to="(670,200)"/>
    <wire from="(610,210)" to="(670,210)"/>
    <wire from="(720,200)" to="(750,200)"/>
    <wire from="(280,210)" to="(310,210)"/>
    <wire from="(160,60)" to="(220,60)"/>
    <wire from="(530,120)" to="(570,120)"/>
    <wire from="(200,110)" to="(200,290)"/>
    <wire from="(650,130)" to="(650,150)"/>
    <wire from="(650,130)" to="(670,130)"/>
    <wire from="(730,120)" to="(730,170)"/>
    <wire from="(280,160)" to="(280,210)"/>
    <wire from="(630,60)" to="(630,120)"/>
    <wire from="(110,60)" to="(140,60)"/>
    <wire from="(510,190)" to="(510,220)"/>
    <wire from="(200,110)" to="(310,110)"/>
    <wire from="(160,120)" to="(310,120)"/>
    <wire from="(400,60)" to="(630,60)"/>
    <wire from="(730,120)" to="(750,120)"/>
    <wire from="(220,60)" to="(220,200)"/>
    <wire from="(420,160)" to="(420,180)"/>
    <wire from="(490,250)" to="(530,250)"/>
    <wire from="(420,130)" to="(420,150)"/>
    <wire from="(110,290)" to="(130,290)"/>
    <wire from="(280,100)" to="(280,140)"/>
    <wire from="(400,120)" to="(440,120)"/>
    <wire from="(630,120)" to="(670,120)"/>
    <wire from="(530,120)" to="(530,200)"/>
    <wire from="(630,200)" to="(630,290)"/>
    <wire from="(490,120)" to="(510,120)"/>
    <wire from="(110,100)" to="(280,100)"/>
    <wire from="(510,100)" to="(510,120)"/>
    <wire from="(530,200)" to="(570,200)"/>
    <wire from="(160,190)" to="(160,250)"/>
    <wire from="(400,190)" to="(400,290)"/>
    <wire from="(420,130)" to="(440,130)"/>
    <wire from="(610,110)" to="(670,110)"/>
    <wire from="(490,120)" to="(490,160)"/>
    <wire from="(710,200)" to="(720,200)"/>
    <wire from="(510,220)" to="(570,220)"/>
    <wire from="(500,190)" to="(510,190)"/>
    <wire from="(200,290)" to="(400,290)"/>
    <comp lib="1" loc="(140,250)" name="NOT Gate">
      <a name="size" val="20"/>
    </comp>
    <comp lib="1" loc="(480,190)" name="NAND Gate">
      <a name="size" val="30"/>
      <a name="inputs" val="3"/>
    </comp>
    <comp lib="1" loc="(610,210)" name="NAND Gate">
      <a name="size" val="30"/>
    </comp>
    <comp lib="1" loc="(480,120)" name="NAND Gate">
      <a name="size" val="30"/>
      <a name="inputs" val="3"/>
      <a name="labelfont" val="SansSerif plain 16"/>
    </comp>
    <comp lib="0" loc="(90,250)" name="Clock">
      <a name="label" val="CLK"/>
      <a name="labelfont" val="SansSerif plain 20"/>
    </comp>
    <comp lib="1" loc="(710,120)" name="NAND Gate">
      <a name="size" val="30"/>
      <a name="inputs" val="3"/>
    </comp>
    <comp lib="1" loc="(490,250)" name="NOT Gate">
      <a name="size" val="20"/>
    </comp>
    <comp lib="1" loc="(280,160)" name="NOT Gate">
      <a name="facing" val="south"/>
      <a name="size" val="20"/>
    </comp>
    <comp lib="0" loc="(750,120)" name="Pin">
      <a name="facing" val="west"/>
      <a name="output" val="true"/>
      <a name="label" val="Q"/>
      <a name="labelloc" val="east"/>
      <a name="labelfont" val="SansSerif plain 20"/>
    </comp>
    <comp lib="1" loc="(610,110)" name="NAND Gate">
      <a name="size" val="30"/>
    </comp>
    <comp lib="1" loc="(710,200)" name="NAND Gate">
      <a name="size" val="30"/>
      <a name="inputs" val="3"/>
    </comp>
    <comp lib="1" loc="(150,290)" name="NOT Gate">
      <a name="size" val="20"/>
    </comp>
    <comp lib="0" loc="(110,60)" name="Pin">
      <a name="label" val="PR_L"/>
      <a name="labelfont" val="SansSerif plain 20"/>
    </comp>
    <comp lib="0" loc="(110,100)" name="Pin">
      <a name="label" val="D"/>
      <a name="labelfont" val="SansSerif plain 20"/>
    </comp>
    <comp lib="8" loc="(506,97)" name="Text">
      <a name="text" val="QM"/>
      <a name="font" val="SansSerif plain 20"/>
    </comp>
    <comp lib="0" loc="(750,200)" name="Pin">
      <a name="facing" val="west"/>
      <a name="output" val="true"/>
      <a name="label" val="nQ"/>
      <a name="labelloc" val="east"/>
      <a name="labelfont" val="SansSerif plain 20"/>
    </comp>
    <comp lib="1" loc="(350,110)" name="NAND Gate">
      <a name="size" val="30"/>
      <a name="inputs" val="3"/>
    </comp>
    <comp lib="1" loc="(350,200)" name="NAND Gate">
      <a name="size" val="30"/>
      <a name="inputs" val="3"/>
    </comp>
    <comp lib="0" loc="(110,290)" name="Pin">
      <a name="label" val="CLR_L"/>
      <a name="labelfont" val="SansSerif plain 20"/>
    </comp>
    <comp lib="1" loc="(160,60)" name="NOT Gate">
      <a name="size" val="20"/>
    </comp>
  </circuit>
</project>