// file: Prelab6_Q1.v
// author: @maco

module Binarytosevensegment(input [15:0] in,output a,b,c,d,e,f,g);
reg x,y,z,w;
wire r=4'd0;

always @ (in)begin
case(in)
4'b0000:
begin
x=0;
y=0;
z=0;
w=0;
end

4'b0001:
begin
x=0;
y=0;
z=0;
w=1;
end

4'b0010:
begin
x=0;
y=0;
z=1;
w=0;
end

4'b0011:
begin
x=0;
y=0;
z=1;
w=1;
end

4'b0100:
begin
x=0;
y=1;
z=0;
w=0;
end

4'b0101:
begin
x=0;
y=1;
z=0;
w=1;
end

4'b0110:
begin
x=0;
y=1;
z=1;
w=0;
end

4'b0111:
begin
x=0;
y=1;
z=1;
w=1;
end

4'b1000:
begin
x=1;
y=0;
z=0;
w=0;
end

4'b1001:
begin
x=1;
y=0;
z=0;
w=1;
end


endcase



end

//*******************************************************

assign a= ( y & ~z & ~w)|( ~x & ~y & ~z & w);

assign b= ( y & ~z & w )|( y & z & ~w );

assign c= ( ~x & ~y & z & ~w );

assign d= (y & ~z & ~w)| ( y & z & w ) | (~x & ~y & ~z & w);

assign e= (w) | (y & ~z);

assign f= ( z & w )|(~x & ~y & z)|(~x & ~y & w);

assign g= (x & z & w)|(y & z & w )|(~x & ~y & ~z);








endmodule