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rtbuhler

Digitais 2 - SC

Aug 26th, 2021
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  1. LIBRARY IEEE;               -- declaração de bibliotecas para descrição da porta "and_2e"
  2. USE IEEE.STD_LOGIC_1164.ALL;
  3. ENTITY and_2e IS                            -- declaração da entidade: porta "and_2e"
  4.     PORT(
  5.         a, b : IN STD_LOGIC;              
  6.         s    : OUT STD_LOGIC);
  7. END and_2e;
  8. ARCHITECTURE fluxo_dados OF  and_2e  IS     -- declaração da arquitetura da porta "and_2e"
  9. BEGIN
  10.     s<= a AND b;
  11. END fluxo_dados;
  12. -------------------------------------------------------------------------------------------
  13. LIBRARY IEEE;               -- declaração de bibliotecas para descrição da porta "or_3e"
  14. USE IEEE.STD_LOGIC_1164.ALL;
  15. ENTITY or_3e IS                             -- declaração da entidade: porta "or_3e"
  16.     PORT(
  17.         a, b, c : IN STD_LOGIC;
  18.         s       : OUT STD_LOGIC);
  19. END or_3e;
  20. ARCHITECTURE fluxo_dados OF  or_3e  IS      -- declaração da arquitetura da porta "or_3e"
  21. BEGIN
  22.     s <= a OR b OR c;
  23. END fluxo_dados;
  24. -------------------------------------------------------------------------------------------
  25. LIBRARY IEEE;               -- declaração de bibliotecas para descrição da porta "xor_3e"
  26. USE IEEE.STD_LOGIC_1164.ALL;
  27. ENTITY xor_3e IS                            -- declaração da entidade: porta "xor_3e"
  28.     PORT(
  29.         a, b, c : IN STD_LOGIC;
  30.         s    : OUT STD_LOGIC);
  31. END xor_3e;
  32. ARCHITECTURE fluxo_dados OF  xor_3e  IS     -- declaração da arquitetura da porta "xor_3e"
  33. BEGIN
  34.     s<= a XOR b XOR c;
  35. END fluxo_dados;
  36. ---------------------------------------------------------------------------------------------
  37. LIBRARY IEEE;               -- declaração de bibliotecas para descrição do projeto principal
  38. USE IEEE.STD_LOGIC_1164.ALL;
  39.  
  40. ENTITY sc IS                                -- declaração da entidade somador completo "sc"
  41.     PORT(
  42.         a, b, ci : IN STD_LOGIC;
  43.         s, co : OUT STD_LOGIC);
  44. END sc;
  45.  
  46. ARCHITECTURE estrutural OF  sc  IS  -- declaração estrutural da entidade "sc"
  47. SIGNAL x1, x2, x3: STD_LOGIC;       -- declaração dos sinais para interligação dos componentes
  48.  
  49. COMPONENT and_2e PORT(              -- declaração da utilização do componente "and_2e"
  50.     a, b : IN STD_LOGIC;
  51.     s    : OUT STD_LOGIC);
  52. END COMPONENT and_2e;
  53.  
  54. COMPONENT or_3e PORT(               -- declaração da utilização do componente "or_3e"
  55.     a, b, c : IN STD_LOGIC;
  56.     s    : OUT STD_LOGIC);
  57. END COMPONENT or_3e;
  58.  
  59. COMPONENT xor_3e PORT(              -- declaração da utilização do componente "xor_3e"
  60.     a, b, c : IN STD_LOGIC;
  61.     s    : OUT STD_LOGIC);
  62. END COMPONENT xor_3e;
  63.  
  64. BEGIN
  65.     and1: and_2e PORT MAP(a=>a  , b=>b    , s=>x1   );      -- mapeamento da porta "and1"
  66.     and2: and_2e PORT MAP(a=>a  , b=>ci   , s=>x2   );      -- mapeamento da porta "and2"
  67.     and3: and_2e PORT MAP(  ,    ,    );    -- mapeamento da porta "and3"
  68.     or1 : or_3e  PORT MAP(    ,       ,       ,   );    -- mapeamento da porta "or1"
  69.     xor1: xor_3e PORT MAP(  ,     ,    , ); -- mapeamento da porta "xor1"
  70. END estrutural;
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