Digitais 2 - SC

LIBRARY IEEE;               -- declaração de bibliotecas para descrição da porta "and_2e"
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY and_2e IS                            -- declaração da entidade: porta "and_2e"
    PORT(
        a, b : IN STD_LOGIC;
        s    : OUT STD_LOGIC);
END and_2e;
ARCHITECTURE fluxo_dados OF  and_2e  IS     -- declaração da arquitetura da porta "and_2e"
BEGIN
    s<= a AND b;
END fluxo_dados;
-------------------------------------------------------------------------------------------
LIBRARY IEEE;               -- declaração de bibliotecas para descrição da porta "or_3e"
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY or_3e IS                             -- declaração da entidade: porta "or_3e"
    PORT(
        a, b, c : IN STD_LOGIC;
        s       : OUT STD_LOGIC);
END or_3e;
ARCHITECTURE fluxo_dados OF  or_3e  IS      -- declaração da arquitetura da porta "or_3e"
BEGIN
    s <= a OR b OR c;
END fluxo_dados;
-------------------------------------------------------------------------------------------
LIBRARY IEEE;               -- declaração de bibliotecas para descrição da porta "xor_3e"
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY xor_3e IS                            -- declaração da entidade: porta "xor_3e"
    PORT(
        a, b, c : IN STD_LOGIC;
        s    : OUT STD_LOGIC);
END xor_3e;
ARCHITECTURE fluxo_dados OF  xor_3e  IS     -- declaração da arquitetura da porta "xor_3e"
BEGIN
    s<= a XOR b XOR c;
END fluxo_dados;
---------------------------------------------------------------------------------------------
LIBRARY IEEE;               -- declaração de bibliotecas para descrição do projeto principal
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY sc IS                                -- declaração da entidade somador completo "sc"
    PORT(
        a, b, ci : IN STD_LOGIC;
        s, co : OUT STD_LOGIC);
END sc;

ARCHITECTURE estrutural OF  sc  IS  -- declaração estrutural da entidade "sc"
SIGNAL x1, x2, x3: STD_LOGIC;       -- declaração dos sinais para interligação dos componentes

COMPONENT and_2e PORT(              -- declaração da utilização do componente "and_2e"
    a, b : IN STD_LOGIC;
    s    : OUT STD_LOGIC);
END COMPONENT and_2e;

COMPONENT or_3e PORT(               -- declaração da utilização do componente "or_3e"
    a, b, c : IN STD_LOGIC;
    s    : OUT STD_LOGIC);
END COMPONENT or_3e;

COMPONENT xor_3e PORT(              -- declaração da utilização do componente "xor_3e"
    a, b, c : IN STD_LOGIC;
    s    : OUT STD_LOGIC);
END COMPONENT xor_3e;

BEGIN
    and1: and_2e PORT MAP(a=>a  , b=>b    , s=>x1   );      -- mapeamento da porta "and1"
    and2: and_2e PORT MAP(a=>a  , b=>ci   , s=>x2   );      -- mapeamento da porta "and2"
    and3: and_2e PORT MAP(  ,    ,    );    -- mapeamento da porta "and3"
    or1 : or_3e  PORT MAP(    ,       ,       ,   );    -- mapeamento da porta "or1"
    xor1: xor_3e PORT MAP(  ,     ,    , ); -- mapeamento da porta "xor1"
END estrutural;