SHARE
TWEET

Untitled

a guest Aug 27th, 2019 75 Never
Not a member of Pastebin yet? Sign Up, it unlocks many cool features!
  1. // Generated by stratus_hls 18.14-s100  (89552.152312)
  2. // Wed Apr  3 12:56:44 2019
  3. // from test.cpp
  4.  
  5. `timescale 1ps / 1ps
  6.  
  7.      
  8. module test(clk, rst, inputs_busy, inputs_vld, inputs_data_in1, outputs_busy, outputs_vld, outputs_data_out1);
  9.  
  10.       input clk;
  11.       input rst;
  12.       input inputs_vld;
  13.       input [15:0] inputs_data_in1;
  14.       input outputs_busy;
  15.       output inputs_busy;
  16.       output outputs_vld;
  17.       output [15:0] outputs_data_out1;
  18.       reg outputs_m_req_m_prev_trig_req;
  19.       reg outputs_m_unacked_req;
  20.       wire test_Xor_1U_8_4_1_out1;
  21.       wire test_Or_1U_7_4_2_out1;
  22.       reg test_N_Muxb_1_2_9_4_4_out1;
  23.       wire test_And_1U_5_4_11_out1;
  24.       wire test_Not_1U_1_4_10_out1;
  25.       reg inputs_m_unvalidated_req;
  26.       wire test_Or_1U_7_4_8_out1;
  27.       wire test_And_1U_5_4_9_out1;
  28.       reg[1:0] global_state_next;
  29.       wire test_And_1U_5_4_7_out1;
  30.       wire test_Not_1U_1_4_12_out1;
  31.       wire test_Not_1U_1_4_3_out1;
  32.       reg outputs_m_req_m_trig_req;
  33.       reg[1:0] global_state;
  34.       reg stall0;
  35.       reg inputs_m_busy_req_0;
  36.  
  37.          // resource: mux_1bx2i
  38.          // resource: regr_1
  39.          always @(posedge clk)
  40.           begin :drive_inputs_m_busy_req_0
  41.             if (rst == 1'b0) begin
  42.                inputs_m_busy_req_0 <= 1'd1;
  43.             end
  44.             else begin
  45.                if (stall0) begin
  46.                end
  47.                else begin
  48.                   case (global_state)
  49.  
  50.                      2'd0, 2'd2:                      begin
  51.                         inputs_m_busy_req_0 <= 1'd0;
  52.                      end
  53.                      
  54.                      2'd1:                      begin
  55.                         inputs_m_busy_req_0 <= 1'd1;
  56.                      end
  57.                      
  58.                   endcase
  59.  
  60.                end
  61.             end
  62.          end
  63.  
  64.          // resource: regr_1
  65.          always @(posedge clk)
  66.           begin :drive_outputs_m_req_m_trig_req
  67.             if (rst == 1'b0) begin
  68.                outputs_m_req_m_trig_req <= 1'd0;
  69.             end
  70.             else begin
  71.                if (stall0) begin
  72.                end
  73.                else begin
  74.                   case (global_state)
  75.  
  76.                      2'd1:                      begin
  77.                         outputs_m_req_m_trig_req <= test_Not_1U_1_4_3_out1;
  78.                      end
  79.                      
  80.                   endcase
  81.  
  82.                end
  83.             end
  84.          end
  85.  
  86.          // resource: mux_1bx3i
  87.          always @(test_And_1U_5_4_7_out1 or test_Not_1U_1_4_12_out1 or global_state)
  88.           begin :drive_stall0
  89.             case (global_state)
  90.  
  91.                2'd1:                begin
  92.                   stall0 = test_Not_1U_1_4_12_out1;
  93.                end
  94.                
  95.                2'd2:                begin
  96.                   stall0 = test_And_1U_5_4_7_out1;
  97.                end
  98.                
  99.                default:                begin
  100.                   stall0 = 1'b0;
  101.                end
  102.                
  103.             endcase
  104.  
  105.          end
  106.  
  107.          // resource: regr_2
  108.          always @(posedge clk)
  109.           begin :drive_global_state
  110.             if (rst == 1'b0) begin
  111.                global_state <= 2'd0;
  112.             end
  113.             else begin
  114.                if (stall0) begin
  115.                end
  116.                else begin
  117.                   global_state <= global_state_next;
  118.                end
  119.             end
  120.          end
  121.  
  122.          // resource: mux_2bx2i
  123.          always @(global_state)
  124.           begin :drive_global_state_next
  125.             case (global_state)
  126.  
  127.                2'd0, 2'd2:                begin
  128.                   global_state_next = 2'd1;
  129.                end
  130.                
  131.                default:                begin
  132.                   global_state_next = global_state + 2'd1;
  133.                end
  134.                
  135.             endcase
  136.  
  137.          end
  138.  
  139.          // thread: drive_inputs_busy
  140.          assign inputs_busy = test_And_1U_5_4_9_out1;
  141.  
  142.          // resource: test_Or_1U_7_4  instance: test_Or_1U_7_4_8
  143.          assign test_Or_1U_7_4_8_out1 = inputs_m_unvalidated_req | inputs_vld;
  144.  
  145.          // resource: test_And_1U_5_4  instance: test_And_1U_5_4_9
  146.          assign test_And_1U_5_4_9_out1 = test_Or_1U_7_4_8_out1 & inputs_m_busy_req_0;
  147.  
  148.          // resource: test_Not_1U_1_4  instance: test_Not_1U_1_4_10
  149.          assign test_Not_1U_1_4_10_out1 = !test_And_1U_5_4_9_out1;
  150.  
  151.          // resource: test_And_1U_5_4  instance: test_And_1U_5_4_11
  152.          assign test_And_1U_5_4_11_out1 = test_Not_1U_1_4_10_out1 & inputs_vld;
  153.  
  154.          // resource: test_Not_1U_1_4  instance: test_Not_1U_1_4_12
  155.          assign test_Not_1U_1_4_12_out1 = !test_And_1U_5_4_11_out1;
  156.  
  157.          // resource: regr_1
  158.          always @(posedge clk)
  159.           begin :drive_inputs_m_unvalidated_req
  160.             if (rst == 1'b0) begin
  161.                inputs_m_unvalidated_req <= 1'd1;
  162.             end
  163.             else begin
  164.                inputs_m_unvalidated_req <= test_N_Muxb_1_2_9_4_4_out1;
  165.             end
  166.          end
  167.  
  168.          // resource:test_N_Muxb_1_2_9_4
  169.          always @(inputs_vld or inputs_m_busy_req_0 or inputs_m_unvalidated_req)
  170.           begin :test_N_Muxb_1_2_9_4_4
  171.             if (inputs_m_busy_req_0) begin
  172.                test_N_Muxb_1_2_9_4_4_out1 = inputs_m_unvalidated_req;
  173.             end
  174.             else begin
  175.                test_N_Muxb_1_2_9_4_4_out1 = inputs_vld;
  176.             end
  177.          end
  178.  
  179.          // thread: drive_outputs_vld
  180.          assign outputs_vld = test_Or_1U_7_4_2_out1;
  181.  
  182.          // resource: test_Or_1U_7_4  instance: test_Or_1U_7_4_2
  183.          assign test_Or_1U_7_4_2_out1 = outputs_m_unacked_req | test_Xor_1U_8_4_1_out1;
  184.  
  185.          // resource: regr_1
  186.          always @(posedge clk)
  187.           begin :drive_outputs_m_unacked_req
  188.             if (rst == 1'b0) begin
  189.                outputs_m_unacked_req <= 1'd0;
  190.             end
  191.             else begin
  192.                outputs_m_unacked_req <= test_And_1U_5_4_7_out1;
  193.             end
  194.          end
  195.  
  196.          // resource: test_And_1U_5_4  instance: test_And_1U_5_4_7
  197.          assign test_And_1U_5_4_7_out1 = outputs_busy & outputs_vld;
  198.  
  199.          // resource: test_Xor_1U_8_4  instance: test_Xor_1U_8_4_1
  200.          assign test_Xor_1U_8_4_1_out1 = outputs_m_req_m_trig_req ^ outputs_m_req_m_prev_trig_req;
  201.  
  202.          // resource: regr_1
  203.          always @(posedge clk)
  204.           begin :drive_outputs_m_req_m_prev_trig_req
  205.             if (rst == 1'b0) begin
  206.                outputs_m_req_m_prev_trig_req <= 1'd0;
  207.             end
  208.             else begin
  209.                outputs_m_req_m_prev_trig_req <= outputs_m_req_m_trig_req;
  210.             end
  211.          end
  212.  
  213.          // resource: test_Not_1U_1_4  instance: test_Not_1U_1_4_3
  214.          assign test_Not_1U_1_4_3_out1 = !outputs_m_req_m_trig_req;
  215.  
  216.          // resource: test_Not_1U_1_4  instance: test_Not_1U_1_4_3
  217.          assign outputs_data_out1 = 16'd00000;
  218.  
  219.  
  220. endmodule
RAW Paste Data
We use cookies for various purposes including analytics. By continuing to use Pastebin, you agree to our use of cookies as described in the Cookies Policy. OK, I Understand
Not a member of Pastebin yet?
Sign Up, it unlocks many cool features!
 
Top