`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date:    13:55:50 02/19/2017
// Design Name:
// Module Name:    topBlock
// Project Name:
// Target Devices:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//////////////////////////////////////////////////////////////////////////////////
module topBlock(
    input clk,
    input rst,
	 output mosi,
    output sck,
    input miso,
	 output reg ss
	);
	reg[0:0] start;
   reg[7:0] data_in;

	initial begin
		start = 1'b1;
		ss = 1'b1;
		data_in = 8'hA5;
	end

	spi_master #(.CLK_DIV(100)) master(.clk(clk),.rst(rst),.miso(miso),.start(start),.data_in(data_in));

endmodule